JPH01108809A - ディレーライン - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はデイレーラインに関し、／’Ｐ−ソナル・コン
ピュータ、プリンタ等の電子機器に広く使用され、制御
信号、クロック等のタイミング制御を目的として用いら
れる。

（従来の技術） ディジタル信号を必要な時間だけ遅らせる目的でデイレ
ーラインが開発され現在汎用ＩＣとり。

Ｃを組み合わせて作られるハイブリッド型のデイレーラ
インが広く一般的に用いられている。しかしながらハイ
ブリッド型のデイレーラインでは大きさに制ア艮があシ
、モノリシックに比べて小さくできない。従ってモノリ
シックでデイレーラインを構成した方が小型、低価化が
可能である。しかしながらモノリシックでデイレーライ
ンを構成する場合遅、延部分はＲ，Ｃ又はトランジスタ
とＣによる積分回路か、論理ダートを多段接続して作ら
れるために、通常の論理回路に比べて非常に大きな面積
を必要とする。

従来の方式は入力信号をそのままＲ，Ｃ等の遅延回路を
通すか又は、入力信号をインバータを用いて反転と非反
転の信号の２種類作シ、どちらも立ち上がシまたは下が
シの一方のエツジだけを遅らせ最後にフリップフロップ
により波形を合成するものであった。前者は立ち上がり
と下がりの遅延時間の差により入力信号の・ぐルス幅が
変動し、後者は２種類に分けて別々に遅らせることによ
り、遅延回路が２倍必要となシ、面積が大きくなる。

前者の例を第６図に示し、後者の例を第５図に示す。又
特開昭６１−１５０４０６は後者の例である。

（発明が解決しようとする問題点） 従来技術である入力信号をそのままＲ，Ｃ等により構成
された積分型遅延回路を通す方式では、立ち上がシと立
ち下がシの遅延時間の違いにより、入力信号のパルス幅
が出力に忠実に伝えることができないが非常に短かい時
間遅延させるには、設計の最適化により、有効かもしれ
ない。また入力信号をインバータを用いて反転と非反転
の２種類の・ぐルスに分は別々の経路を通し、両方のノ
臂ルスとも、立ち上がシ又は立ち下がシだ壁を遅らせる
ものとし、ｉ４ルスの立ち上がシ、下がシの一方だけを
使用することによｐ　ｉ４４ルスの変動を防ぐ方式であ
るが、パルスを２つの経路に分けることにより、遅延部
分が前者の場合の２倍必要となシ数百ナノ秒を遅らすデ
イレーラインを作成しようとすると非常に面積が大きく
なシ、別々の経路のため素子のばらつきにも影響される
。

′　ここで遅延部分の面積を倍にしないで尚かつ入力信
号のノ９ルス幅を変動させないで済む数百ナノ秒遅らす
ことができるデイレーラインを提供することが本発明の
目的である。

（問題点を解決するための手段） 本発明の特徴は入力信号とこれを第１の遅延回路′（Ａ
）により遅延させた信号を入力とし、入力信号のレベル
の変化点で出力を発生する排他的論理和回路と、その出
力°に接続される第２の遅延回路（ＢＪと、第２の遅延
回路（１１１）の出力と入力信号との論理積によリセッ
トされ、第２の遅延回路（Ｂ）の出力と入力信号の反転
との論理積によりリセットされる７リツゾフロツプとを
有し、該フリップフロップの出力に入力信号の遅延信号
を提供するデイレーラインにある。

（発明の構成および作用） 本発明は、ディジタル信号を必要な時間だけ遅延させる
ための遅延回路を、モノリシックＩＣで実現するための
一手法を提供するものであシ、以下にその回路構成を述
べる。

ディジタル入力信号はある時間遅らせるための遅延回路
を通した信号と、そのままの信号とで排他的論理和をと
る様な第１図の・母ルス発生回路を通したとき、その各
点の波形は第２図に示す様に入力の立ち上がり時Ｋ　／
４ルス幅Ｔ、の信号と立ち下がシ時にノＪ？ルス幅Ｔ２
の信号の２つのノクルスが第１図の出力段４に形成され
る。ここで第１図内に用いられている遅延回路は、比較
的遅延時間が短かくて済むと同時にＴ、（Ｔ２の様に信
号の立ち信号は立ち上がシ時にできる／母ルスと立ち下
がシ時にできるパルスの２つの信号に分割され、第１図
の出力段（４）の後に続く遅延回路に入力されることに
なる。この遅延回路は立ち上がシエッジだけを問題にす
ればよく、ノクルス幅が変動したとしてもこの２つの信
号によりセット／リセットフリップメフロッグを使って
入力信号と同じパルス幅を再生することができる。

しかしながら問題となるのはｉＪ？ルスが連続した場合
に、どの信号をセット入力信号とし、リセット入力信号
とするかである。仮に入力信号がロー／やルスである場
合出力段の７リツプ／７０ツグにはリセット信号が先に
入シ、セット信号が遅れて入る必要がある。ここでセッ
ト／リセット入力信号と、遅れていない入力信号とで各
々アンドをとることにより、セット入力、リセット入力
と振シ分けられる様にしたのが本発明の一つの特徴であ
る。これは、入力信号の／ぐルス幅よりも全体の遅延時
間が短かければ可能である。例えば、入力ハイ・ノＪ？
ルスの中には立ち上がシ時にできたノＪ？ルスだけが含
まれるため入力のハイとアンドをとることによ〕、セッ
ト入力信号とすることができる。

またリセット入力信号は次の入力／４’ルスが入力端子
に入る前のローを反転させてアンドをとることにより作
ることができる。この入力信号のノ母ルス幅よシ全体の
遅延時間が短かいという条件は、従来の２経路に分ける
方式も同じである。

故に、本発明により、信号を２経路に分けることなく同
一経路上でパルス幅を変動させることな〈従来の遅延回
路の半分で構成できる。

（実施例） 第３図に本発明における一実施例を示す。ここでディジ
タル信号入力端子（１）に第４図１に示す波形を入力す
ると第１図のパルス発生回路と第２図の各部の波形に示
される様に（４）の排他的論理和の出力に入力信号１の
立ち上がり時にできたノ９ルス幅Ｔ、の信号と立ち下が
シ時（できた・蓼ルス幅Ｔ２の信号の２つの信号が同一
経路上に形成される。

このパルス幅Ｔ、とＴ２は、遅延回路Ａを第６図に示す
様な基本インバータと積分回路で形成した場合、その出
力の立ち上がシはＰＭＯ８のチャネル抵抗と負荷抵抗、
負荷容量で決まシ、一方立ち下がりはＮＭＯ８のチャネ
ル抵抗と負荷抵抗、負荷容量で決まる。従って設計時で
ＰＭＯ８とＮＭＯ８のチャネル抵抗が等しくなる様にＰ
ＭＯ８とＮＭＯ８Ｏサイズを決定してもプロセス等のば
らつきから必ずしも等しくはならない。そのために、Ｔ
、とＴ２という異なる・ぐルス幅ができると考えられる
。従来方式で述べた最初の方式は、これを多段接続する
だけのものであるために、上述の理由から入力信号の）
９ルス幅が出力において変動してしまう。本方式は第１
図のパルス発生回路で入力信号を立ち上がシ時に立ち上
がるパルス幅Ｔ、の信号と入力の立ち下がシ時に立ち上
がるパルス幅Ｔ２の２つの信号に分けているためにこの
２つの信号の立ち上がシの遅れ時間だけに着目すればよ
い。また、同一の経路遅延回路Ｂを通すことにより、第
５図に示す様な従来方式に示す遅延回路Ｃ，Ｄの同じ遅
延時間を持つ２つの経路を作らずに済み面積も小さくで
きると同時にＣ，Ｄの遅延時間の素子のばらつきによる
ずれを補正する必要がない。

また、（４Ｆできた２つの信号を後段のセット／リセッ
ト７リツｆＸフロツプのセット入力、リセット回路に振
シ分ける方法として、アンドゲート１．２を用いて入力
信号とアンドをとることにより、第４図の（ｓ）、（９
）に示す様なセット、リセット信号を作ってｕＯ）に必
要な時間だけ遅らせた入力と同じノ母ルス幅の出力信号
が得られる。

さらに、アンドゲート１，２に加えてリセット回路を加
えることにより初期値を設定できる。

本発明の実施例として０ＭＯ８を例にあげたが■ミに限
らずバイポーラで構成してもよい。

（発明の効果） 本発明により、ディジタル信号を数百ナノ秒以上遅らせ
るモノリシック型デイレーラインにおいて、入力・ｆル
ス幅を正確に再現できるとともに、遅延部分の全体のチ
ップ面積に対して占める割合を２経路に分ける場合に比
べて約半分にできる。

【図面の簡単な説明】

第１図は従来のパルス発生回路、第２図は第１図の動作
波形図、第３図は本発明によるデイレーライン回路、第
４図は第３図の各部動作波形図、第５図は従来のデイレ
ーライン回路とその動作波形図、第６図はＣＭＯ８基本
インバータ回路による遅延回路である。 第３図において １；入力端子、４：排他的論理和回路、８，９：論理積
回路、Ａ、Ｂ：遅延回路、ＦＦ；フリップフロップ、１
０：出力端子。

Claims (1)

1. 【特許請求の範囲】 入力信号とこれを第１の遅延回路（Ａ）により遅延させ
   た信号を入力とし、入力信号のレベルの変化点で出力を
   発生する排他的論理和回路と、その出力に接続される第
   ２の遅延回路（Ｂ）と、第２の遅延回路（Ｂ）の出力と
   入力信号との論理積によりセットされ、第２の遅延回路
   （Ｂ）の出力と入力信号の反転との論理積によりリセッ
   トされるフリップフロップとを有し、 該フリップフロップの出力に入力信号の遅延信号を提供
   することを特徴とするディレーライン。