JPH01109749A - 配線形成方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、半導体基板に形成された複数の半導体素子間
を接続する多層配線の配線形成方法に関するものである
。

（従来の技術） 従来、この種の配線形成方法としては、特開昭５５−６
８６５５号公報、特開昭５７−２５２１号公報、特開昭
５９−１４４１５１号公報、及び特公昭５８−３１７３
１号公報に記載されるものがあった。以下、その構成を
図を用いて説明する。

第２図（ａ）〜（Ｃ）は従来の配線形成方法の一例を示
す製造工程の断面図、及び第３図は配線形成後の平面図
である。

この製造工程は、半導体素子間を接続する２層配線の製
造工程を示すもので、以下図面を参照しつつ説明する。

（ｉ）第２図（ａ）の工程 シリコン基板１の主表面に半導体素子を形成した侵、仝
而に半導体素子間分離用の酸化膜２を被着する。酸化ｌ
１１２上に、電子ビーム蒸着法またはスパッタリング法
によってＡＩからなる金属層を厚さ５，０００〜６，０
００人程度被着し、その金属層をホトリソ・エツチング
技術によって選択的に除去して下層の配線層３を形成し
た後、４００℃以下の低温気相成長法によって厚さ６．
０００〜１０，０００八程度の酸化膜４を全面に被着す
る。

（ｉｉ＞第２図（ｂ）の工程 配線層３上の酸化膜４をホトリソ・エツチング技術によ
って選択的にエツチングし、配線層３の幅よりも小さい
コンタクト用の開孔部５を形成する。

（ｉｉｉ　）第２図（Ｃ）の工程 電子ビーム蒸着法あるいはスパッタリング法によって全
面にＡ１からなる膜厚１０．０００〜１２．０００人の
金属層を被着し、その金属層を選択的にエツチングして
上層の配線層６を形成する。この配線層６は、開孔部５
を通して下層の配線層３と接続されており、その平面図
が第３図に示されている。一般にゲートアレイを始めと
する集積回路（ＩＣ，ＬＳＩ、ＶＬＳＩ等）ノ配線層は
、第３図のようにマトリクス状に配列されている。

なお、上記文献には、多層配線時に生じる配線層のエツ
ジ部分の段差弁をなくすために、絶縁層内に配線層を埋
込んで平坦化し、それらを複数層ｆＩ層することにより
、断線や短絡を防止する技術も開示されている。

（発明か解決しようとする問題点） しかしながら、上記構成の配線形成方法では、次のよう
な問題点があった。

（ａ）　　上層の配線層６を下層の配線層３に接続する
ためのコンタクト用の開孔部５は、下層の配線層６の幅
内に形成されるため、その配線層６の幅をある程度大き
くして接続箇所の余裕をとる必要があり、それによって
高配線密度化のさまたげとなっていた。

（ｂ）　　上層の配線層６と下層の配線層３との交叉箇
所の容量は、その配線層６，３の交叉箇所面積と酸化膜
４の厚さによって決定される。そして従来の方法では、
第２の配線層６の段差が大きくなるために酸化膜４を必
まり厚くできず、その上交叉箇所面積が大きいため、そ
の交叉箇所の容量が大きくなって配線容量が増し、それ
によって高速動作のさまたげとなっていた。

本発明は前記従来技術が持っていた問題点として、配線
密度が低い点と、配線容量が大きい点について解決した
配線形成方法を提供するものである。

（問題点を解決するための手段） 本発明は前記問題点を解決するために、半導体素子間を
接続する多層配線の配線形成方法において、半導体素子
間を分離するための第１の絶縁膜を半導体基板上に被着
する工程と、前記第１の絶縁膜上において第１の配線層
をリフトオフ法によって第２の絶縁膜中にその第２の絶
縁膜よりも薄く埋込む工程と、全面に前記第２の絶縁膜
と異なるエツチングレートを有する第３の絶縁膜を被着
する工程と、前記第１の配線層にオーバラップして前記
第３の絶縁膜を選択的にエツチングしてコンタクト用開
孔部を形成する工程と、前記第３の絶縁股上に第２の配
線層を被着しその第２の配線層を前記開孔部を通して前
記第１の配線層に接続する工程とを、順に施すようにし
たものである。

（作　用） 本発明によれば、以上のように配線形成方法を構成した
ので、第１の配線層を第２の絶縁膜中に薄く埋込む工程
は、第２の配線層との交叉箇所の絶縁膜を厚く形成する
ことを可能にし、それによって交叉箇所の配線容量を減
少させる。ざらに、開孔部を第１の配線層にオーバラッ
プして形成する工程は、第１の配線層の幅及びピッチを
狭くすることを可能にし、それによって配線密度を向上
させる。従って前記問題点を除去できるのである。・（
実施例） 第１図（ａ）〜（ｆ＞は本発明の実施例に係る配線形成
方法を示す製造工程の断面図、第４図は配線形成後の平
面図である。

この製造工程は、半導体素子間を接続する２層配線の製
造工程を示すもので、以下図面を参照しつつ各工程を説
明する。

（１）第１図（ａ＞の工程 シリコン基板等の半導体基板２０の主表面に半導体素子
を形成した俊、全面に酸化膜等からなる半導体素子分離
用の第１の絶縁膜２１を被着し、続いて電子ビーム蒸着
法やスパッタリング法等によってＡ、［！等からなる厚
さ５，０００〜６．０００人程度の配線材２２を形成す
る。

（２）第１図（ｂ）の工程 配線材２２の上に例えばポジ型レジストを被着した後、
ホトリソ技術によって配線層になる部分にのみそのポジ
型レジストを残してレジストパターン２３を形成する。

（３）第１図（ｃ）の工程 レジストパターン２３をマスクにして不必要な配線材２
２をエツチングにより除去して第１の配線層２２ａを形
成する。次に、ＥＣＲ型プラズマ装置等を使用し、レジ
ストパターン２３をマスクにして例えば１００℃以下の
低温で窒化膜（Ｓ１３Ｎ４）等からなる厚さａ、ｏｏ。

〜９，０００八程度の第２の絶縁膜２４を被着する。

（４）第１図（ｄ）の工程 レジストパターン２３を例えばアセトン等に２０〜３０
分程度浸程度除去する。すると、リフトオフ法によって
レジストパターン２３上の第２の絶縁膜２４も除去でき
る。これにより、第１の配線層２２ａは残存する第２の
絶縁膜２４中に埋込まれた構造となり、その第１の配線
層２２ａが第２の絶縁膜２４よりも例えば約２，０００
人程度薄くなっている。次に、約４００℃の気相成長法
等により、酸化膜等からなる厚さ５，０００〜６．００
０人程度の第３の絶縁膜２５を全面に被着する。

（５）第１図（ｅ）の工程 第１の配線層２２ａ上の第３の絶縁膜２５を、その第１
の配線層２２ａにオーバラップさせてホトリソエツチン
グにより選択的に除去し、コンタクト用の開孔部２６を
形成する。ここで、第１と第３の絶縁膜２１．２５を酸
化膜とし、第２の絶縁膜２４を窒化膜とした場合、第２
と第３の絶縁膜２４．２５はエツチング速度が異なる。

例えば、フッ化水素（トＩＦ＞系のエツチング液（５％
ＨＦ）では、第３の絶縁膜２５をエツチングできるが、
第２の絶縁膜２４はほとんどエツチングされない。また
ドライエツチングでも、第２と第３の絶縁膜２４．２５
のエツチング速度の差は５０倍以上あり、第２の絶縁膜
２４はほとんどエツチングされない。そのため、開孔部
２６を第１の配線層２２ａにオーバラップさせて形成し
ても、第２の絶縁膜２４がストッパになり、例えば酸化
膜からなる第１の絶縁膜２１がエツチングされることは
ない。

（６）第１図（ｆ）の工程 電子ビーム蒸着法やスパッタリング法等により、へ１等
の配線材を厚さｉｏ、ｏｏｏ〜１２．０００人程度被着
し、続いてその配線材を選択的にエツチングして第２の
配線層２７を形成する。これにより、第１と第２の配線
層２２ａ。

２７は、開孔部２６を通して接続される。このような第
１と第２の配線層２２ａ、２７の７トリクス状配線パタ
ーンが第４図に示されている。第４図から明らかなよう
に、コンタクト用の開孔部２６は第１の配線層２２ａに
オーバラップしている。

以上のような製造工程によれば、第１と第２の配線層２
２ａ、２７間を接続するための開孔部２６を第１の配線
Ｈ２２ａにオーバラップして形成するようにしたので、
第１の配線層２２ａの幅及びピッチを狭くでき、それに
よって配線密度が向上する。また、第１と第２の配線層
２２ａ。

２７における交叉箇所の面積を小さくでき、その上、第
１の配線層２２ａを第２の絶縁膜２４に埋込むようにし
て第２の配線層２７との交叉箇所の絶縁膜を厚くしたた
め、その交叉箇所における配線容量を従来方法に比べて
例えば４０％程度小さくでき、それによって高速化が図
れる。

なお、上記実施例では２層配線の形成方法について説明
したが、本発明は３層以上の多層配線の形成にも適用で
きる。

（発明の効果） 以上詳細に説明したように、本発明によれば、第１の配
線層を第２の絶縁膜中にその第２の絶縁膜よりも薄く埋
込むようにしたので、第２の配線層との交叉箇所の絶縁
膜を厚くでき、それによって交叉箇所の配線容量が小さ
くなって高速化が図れる。ざらに、開孔部を第１の配線
層にオーバラップして形成するようにしたので、第１の
配線層の幅及びピッチを狭くでき、配線密度の向上が期
待できる。

【図面の簡単な説明】

第１図（ａ）〜（ｆ）は本発明の実施例に係る配線形成
方法を示す！！造工程の断面図、第２図（ａ）〜（Ｃ）
は従来の配線形成方法を示す製造工程の断面図、第３図
は第２図（Ｃ）の平面図、第４図は第１図（ｆ）の平面
図である。 ２０・・・・・・半導体基板、２１，２４．２５・・・
・・・第１．第２．第３の絶縁層、２２ａ、２７・・・
・・・第１．第２の配線層。 出願人代理人　　柿　　本　　恭　　成（ＣＬ） （ｄ） 本発明の製造工程断面図 第１図 （ヂ） 本発明の製造工程断面図 第１図 （ａ） （Ｃ） 従来の製造工程折面図 第２図 第２図（Ｃ）の平面図 第３図 第１図（ｆ）の平面図 第４図

Claims (1)

1. 【特許請求の範囲】 　半導体素子間を分離するための第１の絶縁膜を半導体
   基板上に被着する工程と、 前記第１の絶縁膜上において第１の配線層をリフトオフ
   法によって第２の絶縁膜中にその第２の絶縁膜よりも薄
   く埋込む工程と、 全面に前記第２の絶縁膜と異なるエッチングレートを有
   する第３の絶縁膜を被着する工程と、前記第１の配線層
   にオーバラップして前記第３の絶縁膜を選択的にエッチ
   ングしてコンタクト用開孔部を形成する工程と、 前記第３の絶縁膜上に第２の配線層を被着しその第２の
   配線層を前記開孔部を通して前記第１の配線層に接続す
   る工程とを、 順に施すことを特徴とする配線形成方法。