JPH01110727A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH01110727A JPH01110727A JP62268467A JP26846787A JPH01110727A JP H01110727 A JPH01110727 A JP H01110727A JP 62268467 A JP62268467 A JP 62268467A JP 26846787 A JP26846787 A JP 26846787A JP H01110727 A JPH01110727 A JP H01110727A
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- JP
- Japan
- Prior art keywords
- layer
- photoresist
- film
- photoresist layer
- sidewalls
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Electrodes Of Semiconductors (AREA)
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に１μｍ以下
の微細パターンの形成を含む半導体装置の製造方法に関
する。
の微細パターンの形成を含む半導体装置の製造方法に関
する。
従来の半導体装置の製造方法は、縮小投影露光法や、電
子ビームを用いた露光方法、又は、最近ではレーザーや
加速粒子を用いた露光方法を用いて（紋細パターン用ホ
トレジスト層をパターニングし、１μｍ以下の微細パタ
ーンを形成している。
子ビームを用いた露光方法、又は、最近ではレーザーや
加速粒子を用いた露光方法を用いて（紋細パターン用ホ
トレジスト層をパターニングし、１μｍ以下の微細パタ
ーンを形成している。
上述した従来の半導体装置の製造方法は、光を用いてパ
ターンを露光する場合、光の波長等による解像力に限界
があり０．５μｍ以下のパターン形成は不可能である。
ターンを露光する場合、光の波長等による解像力に限界
があり０．５μｍ以下のパターン形成は不可能である。
また電子ビーｌ−等の加速粒子を用いた露光の場合、光
よりは解像力の点で優れているが、装置の価格、処理量
等を考慮した場合、量産工程にこれらの方法を使用する
のは効率が悪いという問題点がある。
よりは解像力の点で優れているが、装置の価格、処理量
等を考慮した場合、量産工程にこれらの方法を使用する
のは効率が悪いという問題点がある。
本発明の目的は、高額で且つ量産に不向きな方法を使用
せずに微細なパターン形成が可能な新規の半導体装置の
製造方法を提供することにある。
せずに微細なパターン形成が可能な新規の半導体装置の
製造方法を提供することにある。
本発明の半導体装置の製造方法は、半導体基板上に設け
た絶縁膜又は前記絶縁膜上に設けた導電層を含む被食刻
体の上に第１のホトレジスト層を形成してパターニング
する工程と、前記第１のホトレジスト層を含む表面に半
導体層゛又は金属層からなる被膜を形成する工程と、異
方性エツチングにより前記ホトレジスト層の側面以外の
前記被膜を除去して前記ホトレジスト層の側面に前記被
膜の側壁を形成する工程と、前記第１のホトレジスト層
及び前記側壁を含む表面に第２のホトレジスト層を形成
し、異方性エツチングにより前記第２のホトレジスト層
の表面を除去して前記第１のホトレジスト層及び前記側
壁の上面を露出させる工程と、前記側壁をエツチングし
て除去する工程と、前記第１及び第２のホトレジスト層
をマスクζして前記被食刻体をエツチングする工程とを
含んで構成される。
た絶縁膜又は前記絶縁膜上に設けた導電層を含む被食刻
体の上に第１のホトレジスト層を形成してパターニング
する工程と、前記第１のホトレジスト層を含む表面に半
導体層゛又は金属層からなる被膜を形成する工程と、異
方性エツチングにより前記ホトレジスト層の側面以外の
前記被膜を除去して前記ホトレジスト層の側面に前記被
膜の側壁を形成する工程と、前記第１のホトレジスト層
及び前記側壁を含む表面に第２のホトレジスト層を形成
し、異方性エツチングにより前記第２のホトレジスト層
の表面を除去して前記第１のホトレジスト層及び前記側
壁の上面を露出させる工程と、前記側壁をエツチングし
て除去する工程と、前記第１及び第２のホトレジスト層
をマスクζして前記被食刻体をエツチングする工程とを
含んで構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）〜（ｉ）は本発明の第１の実施例を説明す
るための工程順に示した半導体チップの断面図である。
るための工程順に示した半導体チップの断面図である。
まず、第１図（ａ）に示すように、シリコン基板１の上
に酸化シリコン膜２を形成し、酸化シリコン膜２の上に
厚さ２μｍのホトレジスト膜３を形成し、パターニング
する。
に酸化シリコン膜２を形成し、酸化シリコン膜２の上に
厚さ２μｍのホトレジスト膜３を形成し、パターニング
する。
次に、第１図（ｂ）に示すように、スパッタリング法に
よりホトレジスト膜３を含む表面に厚さ０．３μｍの多
結晶シリコン層４を堆積する。
よりホトレジスト膜３を含む表面に厚さ０．３μｍの多
結晶シリコン層４を堆積する。
次に、第１図（Ｃ）に示すように、ＲＩＥ（ｒｅａｃｔ
ｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ）法により、ホト
レジスト膜３の側面にのみ多結晶シリコン層４を残して
他の部分の多結晶シリコン層４を除去して側壁５を形成
する。
ｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ）法により、ホト
レジスト膜３の側面にのみ多結晶シリコン層４を残して
他の部分の多結晶シリコン層４を除去して側壁５を形成
する。
次に、第１図（ｄ）に示すように、ホトレジス１〜膜３
及び側壁５を含む表面にホトレジスト膜６を塗布する。
及び側壁５を含む表面にホトレジスト膜６を塗布する。
次に、第１図（ｅ）に示すように、酸素プラズマにより
ホトレジスト膜６の表面をエツチングして頂底側壁５の
上部が露出するように除去する。
ホトレジスト膜６の表面をエツチングして頂底側壁５の
上部が露出するように除去する。
次に、第１図（ｆ＞に示すように、ＣＦ４ガスを用いた
プラズマエツチング又は弗酸系溶液を用いたウェットエ
ツチングにより側壁５を除去して開口部７を形成する。
プラズマエツチング又は弗酸系溶液を用いたウェットエ
ツチングにより側壁５を除去して開口部７を形成する。
次に、第１図（ｇ）に示すように、ホトレジス１〜膜３
及び６をマスクとして酸化シリコン膜２及びシリコン基
板１を順次ＲＩＥ法により異方性エツチングして０，３
２μｍの満８を形成する。
及び６をマスクとして酸化シリコン膜２及びシリコン基
板１を順次ＲＩＥ法により異方性エツチングして０，３
２μｍの満８を形成する。
次に、第１図（ｈ）に示すように、ホトレジスト膜３．
６を除去する。
６を除去する。
次に、第１図（ｉ）に示すように、熱酸化法により溝８
に酸化シリコン膜９を形成する。
に酸化シリコン膜９を形成する。
第２図（ａ）〜（ｉ）は本発明の第２の実施例を説明す
るための工程順に示した半導体チップの断面図である。
るための工程順に示した半導体チップの断面図である。
第２図（ａ）に示すように、シリコン基板１の上に酸化
シリコンＭ２を設け、酸化シリコン膜２の上に１μｍの
厚さのアルミニウム膜１０をスパッタリング法により堆
積する。次に、アルミニウム膜１０の上に厚さ２μｍの
ホトレジスト膜３を形成し、パターニングする。
シリコンＭ２を設け、酸化シリコン膜２の上に１μｍの
厚さのアルミニウム膜１０をスパッタリング法により堆
積する。次に、アルミニウム膜１０の上に厚さ２μｍの
ホトレジスト膜３を形成し、パターニングする。
次に、第２図（ｂ）に示すように、ホトレジスト膜３を
含む表面に０．３μｍの厚さの多結晶シリコン層４を堆
積する。
含む表面に０．３μｍの厚さの多結晶シリコン層４を堆
積する。
次に、第２図（ｃ）に示すように、ＲＩＥ法により、ホ
トレジスト膜３の側面にのみ多結晶シリコン層４を残し
て他の部分の多結晶シリコン層４を除去して側壁５を形
成する。
トレジスト膜３の側面にのみ多結晶シリコン層４を残し
て他の部分の多結晶シリコン層４を除去して側壁５を形
成する。
次に、第２図（ｄ）に示すように、ホトレジスト膜３及
び側壁５を含む表面にホトレジスト膜６を塗布する。
び側壁５を含む表面にホトレジスト膜６を塗布する。
次に、第２図（ｅ）に示すように、酸素プラズマにより
ホトレジスト膜６の表面をエツチングして頂底側壁５の
上部が露出するように除去する。
ホトレジスト膜６の表面をエツチングして頂底側壁５の
上部が露出するように除去する。
次に、第２図（ｆ＞に示すように、ＣＦ４ガスを用いた
プラズマエツチングにより側壁５のみを除去して開口部
７を形成する。
プラズマエツチングにより側壁５のみを除去して開口部
７を形成する。
次に、第２図（ｇ）に示すように、ホトレジストｒｙＡ
３，６をマスクとしてアルミニウム膜１０をＲＩＥ法に
より異方性エツチングして０．３μｍ幅の溝８を形成し
、アルミニウム配線を形成する。
３，６をマスクとしてアルミニウム膜１０をＲＩＥ法に
より異方性エツチングして０．３μｍ幅の溝８を形成し
、アルミニウム配線を形成する。
次に、第２図（ｈ、 ）に示すように、ホトレジスト膜
３，６を除去する。
３，６を除去する。
次に、第２図（ｉ）に示すように、溝８を含む表面に窒
化シリコン膜１１を気゛相成長又はスパッタリングによ
り堆積し、平坦な層間絶縁膜を形成する。
化シリコン膜１１を気゛相成長又はスパッタリングによ
り堆積し、平坦な層間絶縁膜を形成する。
以上説明したように本発明は、ホトレジスト膜側面に形
成した側壁の厚さを利用して微細パターンを有するホト
レジスト膜を形成することにより、１）ｔｍ以下の微細
パターンの溝を被食刻体に容易に形成でき、半導体装置
の集積度を向上させる半導体装置の製造方法が得られる
という効果がある。
成した側壁の厚さを利用して微細パターンを有するホト
レジスト膜を形成することにより、１）ｔｍ以下の微細
パターンの溝を被食刻体に容易に形成でき、半導体装置
の集積度を向上させる半導体装置の製造方法が得られる
という効果がある。
第１図（ａ）〜（ｉ）及び第２図（ａ）〜（ｉ）は本発
明の第１及び第２の実施例を説明するための工程順に示
した半導体チップの断面図である。 １・・・シリコン基板、２・・・酸化シリコン膜、３・
・・ホトレジスト膜、４・・・多結晶シリコン層、５・
・・側壁、６・・・ホトレジスト膜、７・・・開口部、
８・・・講、９・・・酸化シリコン膜、１０・・・アル
ミニウム膜、１１・・・窒化シリコン膜。
明の第１及び第２の実施例を説明するための工程順に示
した半導体チップの断面図である。 １・・・シリコン基板、２・・・酸化シリコン膜、３・
・・ホトレジスト膜、４・・・多結晶シリコン層、５・
・・側壁、６・・・ホトレジスト膜、７・・・開口部、
８・・・講、９・・・酸化シリコン膜、１０・・・アル
ミニウム膜、１１・・・窒化シリコン膜。
Claims (1)
- 半導体基板上に設けた絶縁膜又は前記絶縁膜上に設け
た導電層を含む被食刻体の上に第１のホトレジスト層を
形成してパターニングする工程と、前記第１のホトレジ
スト層を含む表面に半導体層又は金属層からなる被膜を
形成する工程と、異方性エッチングにより前記ホトレジ
スト層の側面以外の前記被膜を除去して前記ホトレジス
ト層の側面に前記被膜の側壁を形成する工程と、前記第
１のホトレジスト層及び前記側壁を含む表面に第２のホ
トレジスト層を形成し、異方性エッチングにより前記第
２のホトレジスト層の表面を除去して前記第１のホトレ
ジスト層及び前記側壁の上面を露出させる工程と、前記
側壁をエッチングして除去する工程と、前記第１及び第
２のホトレジスト層をマスクとして前記被食刻体をエッ
チングする工程とを含むことを特徴とする半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62268467A JPH01110727A (ja) | 1987-10-23 | 1987-10-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62268467A JPH01110727A (ja) | 1987-10-23 | 1987-10-23 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01110727A true JPH01110727A (ja) | 1989-04-27 |
Family
ID=17458905
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62268467A Pending JPH01110727A (ja) | 1987-10-23 | 1987-10-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01110727A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5677242A (en) * | 1995-01-13 | 1997-10-14 | Nec Corporation | Process of fabricating semiconductor integrated circuit device having small geometry contact by using spacer on photoresist mask |
| JP2009060083A (ja) * | 2007-09-03 | 2009-03-19 | Hynix Semiconductor Inc | 半導体素子の微細パターン形成方法 |
| JP2019204815A (ja) * | 2018-05-21 | 2019-11-28 | 東京エレクトロン株式会社 | 基板処理方法及び基板処理装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56112734A (en) * | 1980-02-12 | 1981-09-05 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Formation of infinitesimal pattern |
| JPS59115553A (ja) * | 1982-12-13 | 1984-07-04 | インタ−ナシヨナル ビジネス マシ−ンズ コ−ポレ−シヨン | 抵抗素子の形成方法 |
| JPS60132328A (ja) * | 1983-12-20 | 1985-07-15 | Nec Corp | ホトレジストパタ−ン形成方法 |
-
1987
- 1987-10-23 JP JP62268467A patent/JPH01110727A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56112734A (en) * | 1980-02-12 | 1981-09-05 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Formation of infinitesimal pattern |
| JPS59115553A (ja) * | 1982-12-13 | 1984-07-04 | インタ−ナシヨナル ビジネス マシ−ンズ コ−ポレ−シヨン | 抵抗素子の形成方法 |
| JPS60132328A (ja) * | 1983-12-20 | 1985-07-15 | Nec Corp | ホトレジストパタ−ン形成方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5677242A (en) * | 1995-01-13 | 1997-10-14 | Nec Corporation | Process of fabricating semiconductor integrated circuit device having small geometry contact by using spacer on photoresist mask |
| JP2009060083A (ja) * | 2007-09-03 | 2009-03-19 | Hynix Semiconductor Inc | 半導体素子の微細パターン形成方法 |
| JP2019204815A (ja) * | 2018-05-21 | 2019-11-28 | 東京エレクトロン株式会社 | 基板処理方法及び基板処理装置 |
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