JPH01110772A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01110772A JPH01110772A JP62268735A JP26873587A JPH01110772A JP H01110772 A JPH01110772 A JP H01110772A JP 62268735 A JP62268735 A JP 62268735A JP 26873587 A JP26873587 A JP 26873587A JP H01110772 A JPH01110772 A JP H01110772A
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- JP
- Japan
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- polycrystalline
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は微細化に適した゛ト導体装置の製造方法、特に
短チャネルＭＯ３ＦＥＴを製造する方法に関する。
短チャネルＭＯ３ＦＥＴを製造する方法に関する。
゛詐導体ＩＣにおいて、近時集積度及びその性壱を更に
向、ヒさせるために、微細化に関する技術が種々提案さ
れてきた。
向、ヒさせるために、微細化に関する技術が種々提案さ
れてきた。
［従来の技術］
特にＭＯＳＦＥＴにおいてはＳ ｉ ＩＩＪよりの内相
−固相拡散により浅い接合のソース領域及びトレイン領
域を形成した後、拡散源として使ったＳｉ膜を分離して
、ソース及びドレインの電極として用いる方法や、ソー
ス、ドレイン部に選択的にエビタヤシャルＳｉｌ模をｒ
＆長し、不純物を導入する表面を実効的に崇とげして不
純物を導入後、該５ｉｌｌＱを電極として用いる方法が
提案されている。
−固相拡散により浅い接合のソース領域及びトレイン領
域を形成した後、拡散源として使ったＳｉ膜を分離して
、ソース及びドレインの電極として用いる方法や、ソー
ス、ドレイン部に選択的にエビタヤシャルＳｉｌ模をｒ
＆長し、不純物を導入する表面を実効的に崇とげして不
純物を導入後、該５ｉｌｌＱを電極として用いる方法が
提案されている。
第５図は前者の方法により製造された
ＭＯＳＦＥＴのｇ武断面図、
第６図は後者の方法によりＭＯＳＦＥＴの模式断面図で
ある。
ある。
図においてｌｏｔはＰ型Ｓｉ基板、１０２はＮ型ソース
領域、１０３はＮ型トレイン領域。
領域、１０３はＮ型トレイン領域。
１０４は素子間分離用フィールドＳｉＯ２膜、１０５ａ
はゲートＳｉＯ２１）！２．１０７ａは層間ＳｉＯ２膜
、１０９ａは側壁ＳｉＯ２１１ｕ、＋１０ａはＮ型Ｓｉ
ソース電極、１１０ｃはＮ型多結晶Ｓｉ膜ドレイン電極
、ｉｌｌはゲート電極、１１２はソース電極１１０ａと
ドレイン電１１１０ｃとをエアアイソレーションする分
離領域、１１３はエピタキシャルＳｉソース電極、１１
４はエピタキシャルＳｉドレイン電極である。
はゲートＳｉＯ２１）！２．１０７ａは層間ＳｉＯ２膜
、１０９ａは側壁ＳｉＯ２１１ｕ、＋１０ａはＮ型Ｓｉ
ソース電極、１１０ｃはＮ型多結晶Ｓｉ膜ドレイン電極
、ｉｌｌはゲート電極、１１２はソース電極１１０ａと
ドレイン電１１１０ｃとをエアアイソレーションする分
離領域、１１３はエピタキシャルＳｉソース電極、１１
４はエピタキシャルＳｉドレイン電極である。
［発明が解決しようとする問題点］。
しかし、第５図における従来方法によると、浅い接合の
ソース領域１０２とドレイン領域１０３とをゲート電極
ｉｌｌをマスクとして固相−固相拡散により精度よく位
置決めして形成し拡散源として使った多結晶Ｓｉ膜をソ
ース電極１１０ｄ及びドレイン電極１１０ｃとして用い
る場合。
ソース領域１０２とドレイン領域１０３とをゲート電極
ｉｌｌをマスクとして固相−固相拡散により精度よく位
置決めして形成し拡散源として使った多結晶Ｓｉ膜をソ
ース電極１１０ｄ及びドレイン電極１１０ｃとして用い
る場合。
ソース電Ｊ４ｉ１１０ａとドレイン電極１１０Ｃをエア
アイソレーションする為、分離領域１１２をバターニゲ
により形成する必要がある。このため一定の大きさのゲ
ート電極１１１が必要となり、微細化のため限界となっ
ていた。
アイソレーションする為、分離領域１１２をバターニゲ
により形成する必要がある。このため一定の大きさのゲ
ート電極１１１が必要となり、微細化のため限界となっ
ていた。
又第６図における他の従来方法によると、ソース及びド
レイン部に選択的にエピタキシャル５ｉＷ２を成長しく
１１３．１１４） 、不純物を導入する表面を実効的に
崇トげして不純物を導入後、該５ｉＷ２をソース屯極１
１３及びドレイン電極１１４ として用いることかでさ
るため、パターニングが不要でかなり微細化の’１７２
な方法であるが、エビ成長温度が比較的高温でソース領
域１０２及びドレイン領域＋０３が深くなること、そし
て選択エビ成長がむずかしいことが聞届であった。
レイン部に選択的にエピタキシャル５ｉＷ２を成長しく
１１３．１１４） 、不純物を導入する表面を実効的に
崇トげして不純物を導入後、該５ｉＷ２をソース屯極１
１３及びドレイン電極１１４ として用いることかでさ
るため、パターニングが不要でかなり微細化の’１７２
な方法であるが、エビ成長温度が比較的高温でソース領
域１０２及びドレイン領域＋０３が深くなること、そし
て選択エビ成長がむずかしいことが聞届であった。
［問題点を解決するためのＬ段］
に記問題点は、第１導電型半導体基板ヒにゲート１絶縁
＋１２．ゲート電極用導体膜、層間絶縁膜及び第１導電
′型不純物をドープした膜とからなるゲート多層膜を形
成する工程と、該ゲート多層膜の側面に絶縁膜よりなる
側壁を形成する工程と、全面に多結晶Ｓｉ膜を堆積する
工程と、熱処理をおこない前記第１導電型不純物をドー
プした膜から前記多結晶５ｉＷ２に選択的に第１導電型
不純物を導入して部分的に第１導電型領域を形成する工
程とを含むことを特徴とする半導体装置の製造方法によ
って解決される。
＋１２．ゲート電極用導体膜、層間絶縁膜及び第１導電
′型不純物をドープした膜とからなるゲート多層膜を形
成する工程と、該ゲート多層膜の側面に絶縁膜よりなる
側壁を形成する工程と、全面に多結晶Ｓｉ膜を堆積する
工程と、熱処理をおこない前記第１導電型不純物をドー
プした膜から前記多結晶５ｉＷ２に選択的に第１導電型
不純物を導入して部分的に第１導電型領域を形成する工
程とを含むことを特徴とする半導体装置の製造方法によ
って解決される。
［作用］
即ち本発明は、固相−固相拡散又は不純物導入半導体基
板表面を崇上げする方法による不純物導入を行い、拡散
源又は該半導体基板表面の崇上げの為に用いた多結晶Ｓ
１をパターニングすることなしに、自己整合的に反対導
電形の不純物を導入することにより、分離領域を形成し
て、ソース電極とドレイン電極とに分離することができ
るために、短チャンネル化が達成でき、高集積度化及び
性能の向上を図ることができる。
板表面を崇上げする方法による不純物導入を行い、拡散
源又は該半導体基板表面の崇上げの為に用いた多結晶Ｓ
１をパターニングすることなしに、自己整合的に反対導
電形の不純物を導入することにより、分離領域を形成し
て、ソース電極とドレイン電極とに分離することができ
るために、短チャンネル化が達成でき、高集積度化及び
性能の向上を図ることができる。
［実施例］
以下１本発明を図示の一実施例により具体的に説明する
。
。
第１図（ａ）〜（ｆ）は本発明の一実施例におけるＭＯ
ＳＦＥＴの製造工程を示す模式断面図である。
ＳＦＥＴの製造工程を示す模式断面図である。
まず、同図（ａ）に示すように、例えばよく知られたＬ
ＯＧＯ３によりフィールドＳ ｉＯ，＋膜４を素子分離
のために形成したＰ型Ｓｉ基板１上にゲートＳｉＯ？ｌ
ｌＱ用の１００〜３００ＡのＳｉＯ２１１！２５と、ゲ
ート電極１１１（７）厚す３０００Ａ ｔ７）ボ’Ｊ
Ｓ ｉｌｌ！２６ ト、層間Ｓ ｉ０２膜用の厚す１Ｏ
ＯＯＡ以ＬノＳｉＯ＋ＩＩ！Ｊ ７ ト、厚す２０００
人のＢＳＧＩ模８を全面に形成する。
ＯＧＯ３によりフィールドＳ ｉＯ，＋膜４を素子分離
のために形成したＰ型Ｓｉ基板１上にゲートＳｉＯ？ｌ
ｌＱ用の１００〜３００ＡのＳｉＯ２１１！２５と、ゲ
ート電極１１１（７）厚す３０００Ａ ｔ７）ボ’Ｊ
Ｓ ｉｌｌ！２６ ト、層間Ｓ ｉ０２膜用の厚す１Ｏ
ＯＯＡ以ＬノＳｉＯ＋ＩＩ！Ｊ ７ ト、厚す２０００
人のＢＳＧＩ模８を全面に形成する。
しかる後、ゲート多層１１！２（５ａ〜８ａ）となる部
分を残し除去し、次いで該ゲート多層膜（５ａ〜８ａ）
とフィールドＳｉＯ２ｖ４をマスクとして低濃度のリン
をイオン注入等によりＰ型Ｓｉ基板１の表面層に導入し
、Ｎ型のソース領域２とドレイン領域３とを形成する（
（ｂ）図）、このときゲート電極６ａとドレイン領域３
及びソース領域２間で高電圧がかかるので、ゲート絶縁
膜の破壊防止及びドレイン耐圧の向上のためリンは低濃
度にする必要がある。
分を残し除去し、次いで該ゲート多層膜（５ａ〜８ａ）
とフィールドＳｉＯ２ｖ４をマスクとして低濃度のリン
をイオン注入等によりＰ型Ｓｉ基板１の表面層に導入し
、Ｎ型のソース領域２とドレイン領域３とを形成する（
（ｂ）図）、このときゲート電極６ａとドレイン領域３
及びソース領域２間で高電圧がかかるので、ゲート絶縁
膜の破壊防止及びドレイン耐圧の向上のためリンは低濃
度にする必要がある。
以上形成した後、更にゲート電極絶縁のための側壁Ｓ
ｉ０２１漠９ａとなるＳｉＯ２１％Ｊ９を、（Ｃ）図の
ように形成し、ＲＩ Ｅ （Ｒｅａｃｔｉｖｅ Ｉｏｎ
ｂｅａｍ Ｅｔｃｈｉｎｇ）法で、＋ｕＳｉ０７脱Ｓｉ
異方性エツチングして側壁ＳｉＯ＋ｌ１９９ａを形成す
る（（ｄ）図）、更にポリ５ｉｆｔ！２１０ 全堆積し
ポ１Ｊｓｉ膜１０を濃度ＩＱ２（１ｃｍ二程度Ｎ型化す
るためＡｓのイオン注入を行う（（ｅ）図）。
ｉ０２１漠９ａとなるＳｉＯ２１％Ｊ９を、（Ｃ）図の
ように形成し、ＲＩ Ｅ （Ｒｅａｃｔｉｖｅ Ｉｏｎ
ｂｅａｍ Ｅｔｃｈｉｎｇ）法で、＋ｕＳｉ０７脱Ｓｉ
異方性エツチングして側壁ＳｉＯ＋ｌ１９９ａを形成す
る（（ｄ）図）、更にポリ５ｉｆｔ！２１０ 全堆積し
ポ１Ｊｓｉ膜１０を濃度ＩＱ２（１ｃｍ二程度Ｎ型化す
るためＡｓのイオン注入を行う（（ｅ）図）。
この後熱処理を加え、ソース領域２とドレイン領域３の
リンネ鈍物を活性化するとともに、ポリＳｉｌ漠１０中
の高濃度のＡｓを固相−固相拡散により側壁５ｉｏ２１
１２９ ａをマスクとしてソース領域２とドレイン領域
３とに導入し、高濃度の電極接触用コンタクト層を形成
する。
リンネ鈍物を活性化するとともに、ポリＳｉｌ漠１０中
の高濃度のＡｓを固相−固相拡散により側壁５ｉｏ２１
１２９ ａをマスクとしてソース領域２とドレイン領域
３とに導入し、高濃度の電極接触用コンタクト層を形成
する。
又、このとき同時にゲート多層膜」二部のＢ Ｓ Ｇ
ＩＩ！ｕ ８ ａよりポリ５ｉｌｌ！２１０中にポロン
の外法拡散が起こりポリＳｉｖ中のＮ型不純物を補償し
て選択的にＰ°分離領域ｆｏｂが形成される。そしてこ
のことはＮ型のポリＳｉｌ漠を自己整合的にソース電極
１０ａとドレイン電極１０ｂに分離することになる（（
ｆ）図）。
ＩＩ！ｕ ８ ａよりポリ５ｉｌｌ！２１０中にポロン
の外法拡散が起こりポリＳｉｖ中のＮ型不純物を補償し
て選択的にＰ°分離領域ｆｏｂが形成される。そしてこ
のことはＮ型のポリＳｉｌ漠を自己整合的にソース電極
１０ａとドレイン電極１０ｂに分離することになる（（
ｆ）図）。
又、上記説明中コノタクト層形成ポリＳｉ膜１０にドー
プされたＡｓを固相−固相拡散によりＳ ｉ ）、＋ｉ
板１中に導入しなが、（ｅ）図で示すようにポリ５ｉＩ
Ｉ！２１Ｏをソース領域及びドレイン領域の表面崇上げ
のために用い、該ポリＳｉｌ模ｌｏを通過させてＳｉ基
板ｌ中に導入することもできる。
プされたＡｓを固相−固相拡散によりＳ ｉ ）、＋ｉ
板１中に導入しなが、（ｅ）図で示すようにポリ５ｉＩ
Ｉ！２１Ｏをソース領域及びドレイン領域の表面崇上げ
のために用い、該ポリＳｉｌ模ｌｏを通過させてＳｉ基
板ｌ中に導入することもできる。
更に第１図（ｆ）において、Ｎ゛型ソース電極１０ａと
Ｎ・型ドレイン屯極１０ｃとをＰＮ接合により分離して
いるＰ′型分離領域ｊｏｂを、ドープされた不純物の４
電型の違いによりエツチング速度に差のできるエツチン
グ液に浸すことにより、Ｐ゛型分離領域を除去して、第
２図（本発明の別の実施例図）のようにソース電極１０
ａとドレイン電Ｊ４ｉ ｌ Ｏｃとをエアーアイソレー
ションすることもできる。前記エツチング液の一例とし
ては、過１１！素酸、リン酸、硝酸、弗酸を適当な比率
で混合したエツチング液がある。
Ｎ・型ドレイン屯極１０ｃとをＰＮ接合により分離して
いるＰ′型分離領域ｊｏｂを、ドープされた不純物の４
電型の違いによりエツチング速度に差のできるエツチン
グ液に浸すことにより、Ｐ゛型分離領域を除去して、第
２図（本発明の別の実施例図）のようにソース電極１０
ａとドレイン電Ｊ４ｉ ｌ Ｏｃとをエアーアイソレー
ションすることもできる。前記エツチング液の一例とし
ては、過１１！素酸、リン酸、硝酸、弗酸を適当な比率
で混合したエツチング液がある。
第３図は本発明の別の実施例に係る半導体装置の製造方
法によって製造したＭＯＳＦＥＴの模式断面図である。
法によって製造したＭＯＳＦＥＴの模式断面図である。
第３図では、第１図における素子分離のためのフィール
ドＳｉＯ７１１ｊ３４のかわりにＢＳＧ埋込み層（８ｂ
、 ８ ｃ）を設けて熱処理を加えることにより分子
ａ領域１０ｄと１０ｅを形成している。これによりソー
ス電極１０ａとドレイン電極１０ｂとを隣接する素子の
電極から、自己整合的に分離することができる。
ドＳｉＯ７１１ｊ３４のかわりにＢＳＧ埋込み層（８ｂ
、 ８ ｃ）を設けて熱処理を加えることにより分子
ａ領域１０ｄと１０ｅを形成している。これによりソー
ス電極１０ａとドレイン電極１０ｂとを隣接する素子の
電極から、自己整合的に分離することができる。
ところで、第１の半導体装置の製造方法においＹ、（ｅ
） 〜（ｆ）図にようにポリ５ｉｌ１２１０をＮ°化し
た後でゲート多層膜を構成するＢＳＧＩ模８ａ、Ｉ：、
のＮ°°ポリＳｉを補償して選択的にＰ・分離領域ｌＯ
ｂを形成することが困難な場合、つまりＢＳＧＩＩ２８
ａの不純物濃度がＮ′型ポリＳｉ膜の不純物濃度を完全
に補償しきれない場合には。
） 〜（ｆ）図にようにポリ５ｉｌ１２１０をＮ°化し
た後でゲート多層膜を構成するＢＳＧＩ模８ａ、Ｉ：、
のＮ°°ポリＳｉを補償して選択的にＰ・分離領域ｌＯ
ｂを形成することが困難な場合、つまりＢＳＧＩＩ２８
ａの不純物濃度がＮ′型ポリＳｉ膜の不純物濃度を完全
に補償しきれない場合には。
第４図に示すように、先ずノンドープのポリＳｉ膜１０
をゲート多層膜上のみ選択的のＰ・化しく（ａ）図）、
次いで前記ドープされた不純物の導電型の違いによりエ
ツチング速度に差のできるエツチング液により該Ｐ°°
離領域ｌＯｂをエツチングし、ンース゛心極１０ａ、
ドレイン領域１０ｃとなる部分をエアアイソレージｊ
ンしテ残した後に、該部分にＡＳのイオン注入等を行い
Ｎ・化する（（ｂ）図）ような製造方法とすることも可
能である。
をゲート多層膜上のみ選択的のＰ・化しく（ａ）図）、
次いで前記ドープされた不純物の導電型の違いによりエ
ツチング速度に差のできるエツチング液により該Ｐ°°
離領域ｌＯｂをエツチングし、ンース゛心極１０ａ、
ドレイン領域１０ｃとなる部分をエアアイソレージｊ
ンしテ残した後に、該部分にＡＳのイオン注入等を行い
Ｎ・化する（（ｂ）図）ような製造方法とすることも可
能である。
以上説明した半導体装置の製造方法は、それぞれ導電型
を逆転した場合にも成立することはいうまでもない。
を逆転した場合にも成立することはいうまでもない。
又この場合にはＢＳＧ膜の変わりにＰ Ｓ Ｇ ＩＩ！
Ｊを用いｅことができる。
Ｊを用いｅことができる。
［発明の効果］
以１−のように本発明によれば、固相−固相拡１牧の拡
散源あるいは不純物尋人Ｓｉ基板表面の崇上げのために
用いたポリ５ｉｌｌｙＪをパターニングすることなしに
自己整合的に反対導電型を導入することにより、分離領
域を形成してソース電極とドレイン電極とに分離するこ
ができるために、チャネル長を短くでき、高集積度化及
び素子性俺の向上に対して効果がある。
散源あるいは不純物尋人Ｓｉ基板表面の崇上げのために
用いたポリ５ｉｌｌｙＪをパターニングすることなしに
自己整合的に反対導電型を導入することにより、分離領
域を形成してソース電極とドレイン電極とに分離するこ
ができるために、チャネル長を短くでき、高集積度化及
び素子性俺の向上に対して効果がある。
第１図（ａ）〜（ｆ）は本発明の一実施例における製造
工程を示す模式断面図、 第２図は及び第３図は本発明の別の実施例に係る半導体
装置の製造方法により製造したＭＯＳＦＥＴの模式断面
図、 第４図（ａ）及び（ｂ）は本発明の他の実施例における
ＭＯＳＦＥＴの製造工程の一部を示す模式断面図。 第５図及び第６図は従来方法の問題点を説明するための
ＭＯＳＦＥＴの模式断面図である。 （符りの説明） １、ｌｏｔ・・・Ｐ型Ｓｉ基板、 ２．１０２・・・Ｎ型ソース領域。 ３．１０３・・・Ｎ型ドレイソ領域、 ４．１０４・・・フィールド５１０２膜、５．７．９・
・・Ｓ １０２１模。 ５ａ、１０５ａ−ゲー）Ｓｉ０２膜、 ６、ｌＯ・・・多結晶Ｓｉ膜、 ６ａ、１１１・・・ゲート電極。 ７ａ、１０７ａ−−−層間ＳｉＯ２１模。 ８．８ ａ・−・ＢＳＧ膜、 ８ ｂ 、 ８ ｃ・・・ＢＳＧ埋込み層、９ａ、１０
９ａ−側壁５ｉＯ２ＪＦ２゜ＬＯａ、Ｌｌｏａ−・・Ｎ
°型型詰結晶Ｓｉソース電極 ｊｏｂ、ｌｏｄ、ＬＯｅ−−・Ｐ・型分離領域、１１２
・・・エアーアイソレーションによる分離領域、 １１３・・・Ｎ型・エピタキシャルＳｉソース電極、１
１４・・・Ｎ型・エピタキシャルＳｉドレイン電極。 代理人弁理士 井桁 貞−、・＋ｘｒＤ本発明の詳細な
説明図 第 １ 図（そのｌ） 第１図（−Ｆ：の２） 本発明の他の実施例説明図 第２図 本発明の他の実施例説明図 第３図 本発明の他の実施例説明図 第４図
工程を示す模式断面図、 第２図は及び第３図は本発明の別の実施例に係る半導体
装置の製造方法により製造したＭＯＳＦＥＴの模式断面
図、 第４図（ａ）及び（ｂ）は本発明の他の実施例における
ＭＯＳＦＥＴの製造工程の一部を示す模式断面図。 第５図及び第６図は従来方法の問題点を説明するための
ＭＯＳＦＥＴの模式断面図である。 （符りの説明） １、ｌｏｔ・・・Ｐ型Ｓｉ基板、 ２．１０２・・・Ｎ型ソース領域。 ３．１０３・・・Ｎ型ドレイソ領域、 ４．１０４・・・フィールド５１０２膜、５．７．９・
・・Ｓ １０２１模。 ５ａ、１０５ａ−ゲー）Ｓｉ０２膜、 ６、ｌＯ・・・多結晶Ｓｉ膜、 ６ａ、１１１・・・ゲート電極。 ７ａ、１０７ａ−−−層間ＳｉＯ２１模。 ８．８ ａ・−・ＢＳＧ膜、 ８ ｂ 、 ８ ｃ・・・ＢＳＧ埋込み層、９ａ、１０
９ａ−側壁５ｉＯ２ＪＦ２゜ＬＯａ、Ｌｌｏａ−・・Ｎ
°型型詰結晶Ｓｉソース電極 ｊｏｂ、ｌｏｄ、ＬＯｅ−−・Ｐ・型分離領域、１１２
・・・エアーアイソレーションによる分離領域、 １１３・・・Ｎ型・エピタキシャルＳｉソース電極、１
１４・・・Ｎ型・エピタキシャルＳｉドレイン電極。 代理人弁理士 井桁 貞−、・＋ｘｒＤ本発明の詳細な
説明図 第 １ 図（そのｌ） 第１図（−Ｆ：の２） 本発明の他の実施例説明図 第２図 本発明の他の実施例説明図 第３図 本発明の他の実施例説明図 第４図
Claims (6)
- （１）第１導電型半導体基板上にゲート絶縁膜、ゲート
電極用導体膜、層間絶縁膜及び第１導電型不純物をドー
プした膜とからなるゲート多層膜を形成する工程と、 該ゲート多層膜の側面に絶縁膜よりなる側壁を形成する
工程と、 全面に多結晶Ｓｉ膜を堆積する工程と、 熱処理をおこない前記第１導電型不純物をドープした膜
から前記多結晶Ｓｉ膜に選択的に第１導電型不純物を導
入して部分的に第１導電型領域を形成する工程とを含む
ことを特徴とする半導体装置の製造方法。 - （２）前記ゲート絶縁膜及び側壁をＳｉＯ＿２膜とし、
ゲート電極用導体膜を多結晶Ｓｉ膜としたことを特徴と
する特許請求の範囲第１項に記載の半導体装置の製造方
法。 - （３）前記第１導電型不純物をドープした膜をＰＳＧ膜
としたことを特徴とする特許請求の範囲第１項又は第２
項記載の半導体装置の製造方法。 - （４）前記第１導電型不純物をドープした膜を第１導電
型多結晶Ｓｉ膜としたことを特徴とする特許請求の範囲
第１項又は第２項記載の半導体装置の製造方法。 - （５）前記多結晶Ｓｉ膜をノンドープ多結晶Ｓｉ膜とし
たことを特徴とする特許請求の範囲第１項〜第４項のい
ずれかに記載の半導体装置の製造方法。 - （６）第１導電型不純物が選択的に導入された、前記多
結晶Ｓｉ膜領域のみを導電型によるエッチレートの差を
利用して除去する工程を含むことを特徴とする特許請求
の範囲第１項〜第５項のいずれかに記載の半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62268735A JPH01110772A (ja) | 1987-10-23 | 1987-10-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62268735A JPH01110772A (ja) | 1987-10-23 | 1987-10-23 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01110772A true JPH01110772A (ja) | 1989-04-27 |
Family
ID=17462619
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62268735A Pending JPH01110772A (ja) | 1987-10-23 | 1987-10-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01110772A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4895107A (en) * | 1987-07-06 | 1990-01-23 | Kabushiki Kaisha Toshiba | Photo chemical reaction apparatus |
| US4950624A (en) * | 1986-09-09 | 1990-08-21 | Semiconductor Energy Laboratory Co., Ltd. | Method of depositing films using photo-CVD with chamber plasma cleaning |
-
1987
- 1987-10-23 JP JP62268735A patent/JPH01110772A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4950624A (en) * | 1986-09-09 | 1990-08-21 | Semiconductor Energy Laboratory Co., Ltd. | Method of depositing films using photo-CVD with chamber plasma cleaning |
| US4895107A (en) * | 1987-07-06 | 1990-01-23 | Kabushiki Kaisha Toshiba | Photo chemical reaction apparatus |
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