JPH01112180A - 自己テスト回路 - Google Patents
自己テスト回路Info
- Publication number
- JPH01112180A JPH01112180A JP62269667A JP26966787A JPH01112180A JP H01112180 A JPH01112180 A JP H01112180A JP 62269667 A JP62269667 A JP 62269667A JP 26966787 A JP26966787 A JP 26966787A JP H01112180 A JPH01112180 A JP H01112180A
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- JP
- Japan
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- test
- circuit
- self
- pattern
- input
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- Pending
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はデジタル回路において、その機能を自分自身で
テストし得るような自己テスト回路に関２ヘ一７ するものである。
テストし得るような自己テスト回路に関２ヘ一７ するものである。
従来の技術
自己テスト回路は、被検査回路（以下ＣＵＴ（Ｃ１ｒｃ
ｕｉｔ Ｕｎｄｅｒ Ｔｅ５ｔ ）と記す）に対してテ
ストパターンを生成するパターン発生器と、このパター
ンに対するＣＵＴの出力を解析するアナライザもしくは
、期待値と比較照合するコンパレータおよびテストコン
トロール回路とから構成される。
ｕｉｔ Ｕｎｄｅｒ Ｔｅ５ｔ ）と記す）に対してテ
ストパターンを生成するパターン発生器と、このパター
ンに対するＣＵＴの出力を解析するアナライザもしくは
、期待値と比較照合するコンパレータおよびテストコン
トロール回路とから構成される。
テストパターンとしては、カウンタで生成される規則的
なパターンよシも故障検出率の高いランダムパターンが
良り用いられる。ランダムパターン発生器としては第２
図に示すようなリニアフィードバックシフトレジスタ（
以下ＬＦＳＲと記す）を使い、この場合生成関数はｆ（
ｘ）＝ｘ４＋ ｘ３＋１で表現され、第３図に示すよう
に４ビツト長で（Ｑ３ 、Ｑ２ 、Ｑｌ 、Ｑｏ、）
＝ （０，０，０，０）以外の全ての組合せパターン（
１５種類）を擬似３／＼−ノ で（１，ｏ、ｏ、ｏ）に初期化され、”ＩＮＴ”を゛Ｌ
パレベルに戻しクロックＣＬＫを印加すれば以降、パタ
ーン発生が実行できる。クロック同期型のＣＵＴでは、
入力部にクロックに同期して入力信号を取り込むだめの
フリップフロップ（いわゆるレジスタ）が存在するが、
このレジスタをＬＦＳＲとして擬似ランダムパターン発
生器としても利用できる様にした回路を第４図に示す。
なパターンよシも故障検出率の高いランダムパターンが
良り用いられる。ランダムパターン発生器としては第２
図に示すようなリニアフィードバックシフトレジスタ（
以下ＬＦＳＲと記す）を使い、この場合生成関数はｆ（
ｘ）＝ｘ４＋ ｘ３＋１で表現され、第３図に示すよう
に４ビツト長で（Ｑ３ 、Ｑ２ 、Ｑｌ 、Ｑｏ、）
＝ （０，０，０，０）以外の全ての組合せパターン（
１５種類）を擬似３／＼−ノ で（１，ｏ、ｏ、ｏ）に初期化され、”ＩＮＴ”を゛Ｌ
パレベルに戻しクロックＣＬＫを印加すれば以降、パタ
ーン発生が実行できる。クロック同期型のＣＵＴでは、
入力部にクロックに同期して入力信号を取り込むだめの
フリップフロップ（いわゆるレジスタ）が存在するが、
このレジスタをＬＦＳＲとして擬似ランダムパターン発
生器としても利用できる様にした回路を第４図に示す。
” Ｔ Ｅ Ｓ Ｔ ’”信号をＬ″に設定すれば、前
記回路は４ビツト入力レジスタとして動作する（通常動
作モード）。” Ｔ Ｅ Ｓ Ｔ ”信号をＨ″にする
とこの回路は４ビツトＬＦＳＲとしてＣＵＴに対してパ
ターン発生を行なう（テストモード）。
記回路は４ビツト入力レジスタとして動作する（通常動
作モード）。” Ｔ Ｅ Ｓ Ｔ ”信号をＨ″にする
とこの回路は４ビツトＬＦＳＲとしてＣＵＴに対してパ
ターン発生を行なう（テストモード）。
ＣＵＴのテストパターンに対する応答は、アナライザも
しくはコンパレータによって処理されるが、第５図に示
すような並列シグナチャアナライザがＣＵＴからの並列
出力（Ｚ３．Ｚ２．Ｚｌ、Ｚｏ）に対する割算器として
使われる。並列出力の割算結果の内、商では々く余りが
シグナチャとしてフリップフロップに残され、その結果
を期待値と比較するとＣＵＴの良否が判定できる。並列
シグナチャアナライザで得られたシグナチャは期待値と
比較するためコンパレータに転送しなければならない。
しくはコンパレータによって処理されるが、第５図に示
すような並列シグナチャアナライザがＣＵＴからの並列
出力（Ｚ３．Ｚ２．Ｚｌ、Ｚｏ）に対する割算器として
使われる。並列出力の割算結果の内、商では々く余りが
シグナチャとしてフリップフロップに残され、その結果
を期待値と比較するとＣＵＴの良否が判定できる。並列
シグナチャアナライザで得られたシグナチャは期待値と
比較するためコンパレータに転送しなければならない。
このシグナチャ生成と転送の両機能を合せ持つ回路とし
て第６図に示すＢＩＬＢＯがある。
て第６図に示すＢＩＬＢＯがある。
（Ｋｏｎｅｍａｎ 、 Ｂ、、ｅｔａｌ、、 ”Ｂｕｉ
ｌｔ−ＩｎＬｏｇｉｃＢｌｏｃｋ ０ｂｓｅｒｖａｔｉ
ｏｎ Ｔｅｃｈｎｉｑｕｅ、 ” Ｄｉｇ、 、１９７
９アイ、イ、イ、イ、テスト コンファレンス（Ｉ Ｅ
ＥＥＴｅｓｔ Ｃｏｎｆ、）、ｐｐ、３了−４１、Ｏ
ｃｔ、２３−２５゜１９７９、） ＢＩＬＢＯには２つの制御線Ｂ１とＢ２ があシ、４つ
の動作モードを選択できる。（Ｂ１．Ｂ２）−（０，０
）に設定すると全てのフリップフロップがクロックに同
期して” Ｏ”に初期化される。
ｌｔ−ＩｎＬｏｇｉｃＢｌｏｃｋ ０ｂｓｅｒｖａｔｉ
ｏｎ Ｔｅｃｈｎｉｑｕｅ、 ” Ｄｉｇ、 、１９７
９アイ、イ、イ、イ、テスト コンファレンス（Ｉ Ｅ
ＥＥＴｅｓｔ Ｃｏｎｆ、）、ｐｐ、３了−４１、Ｏ
ｃｔ、２３−２５゜１９７９、） ＢＩＬＢＯには２つの制御線Ｂ１とＢ２ があシ、４つ
の動作モードを選択できる。（Ｂ１．Ｂ２）−（０，０
）に設定すると全てのフリップフロップがクロックに同
期して” Ｏ”に初期化される。
（０，１）ではシフトレジスタとして動作し、” ５ｃ
ａｎ ｉｎ ”端子から直列に読み込まれたデータをシ
フトし、”５ｃａｎ ｏｕｔ ”端子に出力する。
ａｎ ｉｎ ”端子から直列に読み込まれたデータをシ
フトし、”５ｃａｎ ｏｕｔ ”端子に出力する。
（１，０）では並列４ビツトレジスタとして動作し、（
１，１）では並列４ビツトのシグナチャアナライザとし
て４ピントのシグナチャを算出する。
１，１）では並列４ビツトのシグナチャアナライザとし
て４ピントのシグナチャを算出する。
５１＼−７
ＬＦＳＲとＢＩＬＢＯとを用いた従来の自己テスト回路
を第７図に示す。回路ブロック１〜５の入力部には第４
図に示す回路６〜１０が各入力信号数に対応したビット
数で構成され、” Ｔ Ｅ Ｓ Ｔ”′信号線によって
入力レジスタ／ＬＦＳＲの動作切換が行なわれている。
を第７図に示す。回路ブロック１〜５の入力部には第４
図に示す回路６〜１０が各入力信号数に対応したビット
数で構成され、” Ｔ Ｅ Ｓ Ｔ”′信号線によって
入力レジスタ／ＬＦＳＲの動作切換が行なわれている。
回路ブロックの出力部には、第６図に示すＢ Ｉ ＬＢ
Ｏ２３〜２７が各出力信号数に対応したビット数で構成
され、Ｂ１．Ｂ２の制御線で動作モードが選択される。
Ｏ２３〜２７が各出力信号数に対応したビット数で構成
され、Ｂ１．Ｂ２の制御線で動作モードが選択される。
各ＢＩＬＢＯは、算出されたシグナチャをコンパレータ
に転送スるだめ第７図に示す様に直列に接続されている
。この自己テスト回路のテストシーケンスについて次に
説明する。通常動作時には、”Ｔ Ｅ Ｓ Ｔ ”をＬ
Ｉ＋。
に転送スるだめ第７図に示す様に直列に接続されている
。この自己テスト回路のテストシーケンスについて次に
説明する。通常動作時には、”Ｔ Ｅ Ｓ Ｔ ”をＬ
Ｉ＋。
（Ｂ１．Ｂ２）＝（１、Ｏ）に設定してＣＵＴ＋７）入
力部にあるパターン発生器を入力レジスタとして、出力
部にあるＢＩＬＢＯを出力レジスタとして動作させる。
力部にあるパターン発生器を入力レジスタとして、出力
部にあるＢＩＬＢＯを出力レジスタとして動作させる。
テストモード時には、Ｔ Ｅ Ｓ Ｔ ” をｎ Ｈ
Ｉ＋に設定して入力部から擬似ランダムパターンをＣＵ
Ｔに印加し、（Ｂ１ 、Ｂ２）＝（１、１）に設定して
ＢＩＬＢＯを並列シグナチャアナライザ６へ一７′ として動作させる。この結果、各回路ブロックの出力に
対するシグナチャが生成され各ＢＩＬＢＯ内のフリップ
フロップに貯えられる。生成されたシグナチャは、（Ｂ
１ 、Ｂ２）−（０，１）に設定することで、順次、コ
ンパレータの方にスキャンアウトされ期待値との比較が
可能になる。
Ｉ＋に設定して入力部から擬似ランダムパターンをＣＵ
Ｔに印加し、（Ｂ１ 、Ｂ２）＝（１、１）に設定して
ＢＩＬＢＯを並列シグナチャアナライザ６へ一７′ として動作させる。この結果、各回路ブロックの出力に
対するシグナチャが生成され各ＢＩＬＢＯ内のフリップ
フロップに貯えられる。生成されたシグナチャは、（Ｂ
１ 、Ｂ２）−（０，１）に設定することで、順次、コ
ンパレータの方にスキャンアウトされ期待値との比較が
可能になる。
発明が解決しようとする問題点
このような従来の自己テスト回路では、テストすべき回
路ブロックの数だけＢＩＬＢＯが必要であシ、特に割算
すべきデータのビット幅が大きい場合には、ＢＩＬＢＯ
を構成するに必要なゲート数（ハードウェア量）がＬＦ
ＳＲに較べて、はるかに大きくなシ全体としてハードウ
ェアのオーバヘッドが増大する。また、通常動作時にＢ
ＩＬＢＯは出力レジスタとして回路ブロックの出力をフ
リップフロップにラッチするが、フリップフロップ入力
までのパスに２ゲ一ト分の信号遅延が付加されてしまう
。
路ブロックの数だけＢＩＬＢＯが必要であシ、特に割算
すべきデータのビット幅が大きい場合には、ＢＩＬＢＯ
を構成するに必要なゲート数（ハードウェア量）がＬＦ
ＳＲに較べて、はるかに大きくなシ全体としてハードウ
ェアのオーバヘッドが増大する。また、通常動作時にＢ
ＩＬＢＯは出力レジスタとして回路ブロックの出力をフ
リップフロップにラッチするが、フリップフロップ入力
までのパスに２ゲ一ト分の信号遅延が付加されてしまう
。
問題点を解決するための手段
本発明は上記問題点を解決するだめ、各回路ブ７／＼−
ノ ロックの出力をスイッチを介して複数組のテスト専用バ
スに転送し、前記バスにそれぞれ接続されたシグナチャ
アナライザでもって出力のシグナチャを算出するもので
ある。
ノ ロックの出力をスイッチを介して複数組のテスト専用バ
スに転送し、前記バスにそれぞれ接続されたシグナチャ
アナライザでもって出力のシグナチャを算出するもので
ある。
作 用
本発明は上記構成によシ、シグナチャアナライザ（ＢＩ
ＬＢＯ）の数を削減してハードウェア量を減らし、ＢＩ
ＬＢＯを回路ブロックの出力信号バスから切シ離すこと
で回路の付加に伴う信号遅延をなくす事ができる。
ＬＢＯ）の数を削減してハードウェア量を減らし、ＢＩ
ＬＢＯを回路ブロックの出力信号バスから切シ離すこと
で回路の付加に伴う信号遅延をなくす事ができる。
実施例
第１図は本発明の自己テスト回路の一実施例を示すブロ
ック図である。第１図において、１〜５は回路ブロック
であり、入力パターン発生器６〜１Ｑを有する。各回路
ブロック１〜６の出力はスイッチ１１〜１５でもって、
テスト専用バス１６〜１８に接続される。前記テスト専
用バス１６〜１８は、高速動作が可能な様にプリチャー
ジされている。本実施例の場合、回路ブロック１，４は
テスＩ・専用バス１６に、回路ブロック２，５はテスト
専用バス１７に、回路ブロック３はテスト専用バス１８
に接続されている。テスト専用バス１６〜１８には、Ｂ
Ｉ ＬＢＯ１９〜２１が各々接続されている。テスト
コントロール回路２２は、テストモード切換とテストシ
ーケンスの制御を行なう。通常動作時は、テストコント
ロール回路２２は” Ｔ Ｅ Ｓ Ｔ １”と” Ｔ
Ｅ Ｓ Ｔ ２”信号を１１ Ｌ”に設定して、入力パ
ターン発生器６〜１ｏを入力レジスタとして動作させ、
スイッチ１１〜１５を°°オフ（ＯＦＦ）”にして、テ
スト専用バスとＢＩＬＢＯ１９〜２１を通常動作の信号
バスから隔離する。
ック図である。第１図において、１〜５は回路ブロック
であり、入力パターン発生器６〜１Ｑを有する。各回路
ブロック１〜６の出力はスイッチ１１〜１５でもって、
テスト専用バス１６〜１８に接続される。前記テスト専
用バス１６〜１８は、高速動作が可能な様にプリチャー
ジされている。本実施例の場合、回路ブロック１，４は
テスＩ・専用バス１６に、回路ブロック２，５はテスト
専用バス１７に、回路ブロック３はテスト専用バス１８
に接続されている。テスト専用バス１６〜１８には、Ｂ
Ｉ ＬＢＯ１９〜２１が各々接続されている。テスト
コントロール回路２２は、テストモード切換とテストシ
ーケンスの制御を行なう。通常動作時は、テストコント
ロール回路２２は” Ｔ Ｅ Ｓ Ｔ １”と” Ｔ
Ｅ Ｓ Ｔ ２”信号を１１ Ｌ”に設定して、入力パ
ターン発生器６〜１ｏを入力レジスタとして動作させ、
スイッチ１１〜１５を°°オフ（ＯＦＦ）”にして、テ
スト専用バスとＢＩＬＢＯ１９〜２１を通常動作の信号
バスから隔離する。
この場合、テストコントロール回路２２は通常動作に対
して何の作用も及ぼさない。テスト時には、” Ｔ Ｅ
Ｓ Ｔ １”をＩＩＨ”に’ＴＥＳＴ２”をＬ”に設
定してパターン発生器６〜８を動作させ、ＢＩＬＢＯ１
９〜２１は（Ｂ１ 、Ｂ２）＝（１、Ｏ）に設定して並
列シグナチャアナライザのモードで動作させる。回路ブ
ロック１〜５の入力パターンに対する出力はスイッチ１
１〜１３が゛オン（ＯＮ）に麿っているので、テスト専
用バス１６〜１７に９・＼−７ 転送されＢＩＬＢＯ１９〜２１で各出力に対するシグナ
チャが算出される。回路ブロック１〜５への入力パター
ン長はそれぞれ異なるだめ、各々のパターン発生器６〜
１ｏが１サイクルのパターン発生を終了した時点で、Ｂ
ＩＬＢＯ’１〜５のシグナチャアナライザ動作を停止し
てやればシグナチャが正確に得られる。得られたシグナ
チャは、（Ｂ１ 、Ｂ２）＝（０，１）に設定して直列
にコンパレータ側に転送し、３つのシグナチャを期待値
と比較して回路ブロック１〜３の良否を判定する。
して何の作用も及ぼさない。テスト時には、” Ｔ Ｅ
Ｓ Ｔ １”をＩＩＨ”に’ＴＥＳＴ２”をＬ”に設
定してパターン発生器６〜８を動作させ、ＢＩＬＢＯ１
９〜２１は（Ｂ１ 、Ｂ２）＝（１、Ｏ）に設定して並
列シグナチャアナライザのモードで動作させる。回路ブ
ロック１〜５の入力パターンに対する出力はスイッチ１
１〜１３が゛オン（ＯＮ）に麿っているので、テスト専
用バス１６〜１７に９・＼−７ 転送されＢＩＬＢＯ１９〜２１で各出力に対するシグナ
チャが算出される。回路ブロック１〜５への入力パター
ン長はそれぞれ異なるだめ、各々のパターン発生器６〜
１ｏが１サイクルのパターン発生を終了した時点で、Ｂ
ＩＬＢＯ’１〜５のシグナチャアナライザ動作を停止し
てやればシグナチャが正確に得られる。得られたシグナ
チャは、（Ｂ１ 、Ｂ２）＝（０，１）に設定して直列
にコンパレータ側に転送し、３つのシグナチャを期待値
と比較して回路ブロック１〜３の良否を判定する。
残りのブロック４〜５については、” Ｔ Ｅ Ｓ Ｔ
１′′をＩＩ Ｌ ＩＩに、” Ｔ Ｅ Ｓ Ｔ ２
”をＨ″に設定してパターン発生器９〜１ｏから入力パ
ターンを供給して、前述したと同様な方法でシグナチャ
を算出し、直列に転送する。この様に、５つの回路ブロ
ックは２回に分けて自己テストが実施される事になる。
１′′をＩＩ Ｌ ＩＩに、” Ｔ Ｅ Ｓ Ｔ ２
”をＨ″に設定してパターン発生器９〜１ｏから入力パ
ターンを供給して、前述したと同様な方法でシグナチャ
を算出し、直列に転送する。この様に、５つの回路ブロ
ックは２回に分けて自己テストが実施される事になる。
本実施例では、テスト専用バスを用いたが、本来内部バ
スを有するデジタル回路（例えば、ＣＰＵ等）では、そ
のバスをテスト時に利用する事ができる。
スを有するデジタル回路（例えば、ＣＰＵ等）では、そ
のバスをテスト時に利用する事ができる。
１０−＼ ／
発明の効果
本発明は、自己テストを実現するにあたシ、出カバター
ンの検証をＢＩＬＢＯとテストバスとの組合せで、少な
いゲート数の増加でもって回路出力のシグナチャ解析を
実現し、かつＢＩＬＢＯＯ数に等しい回路ブロックを同
時にテストする事ができるため、テスト時間の短縮がは
かれる。また、パターン発生器で入力パターンを発生す
るためパターン作成作業が不要になる。従って、本発明
は、大規模なデジタルシステムのテストに極めて有効な
回路と言える。
ンの検証をＢＩＬＢＯとテストバスとの組合せで、少な
いゲート数の増加でもって回路出力のシグナチャ解析を
実現し、かつＢＩＬＢＯＯ数に等しい回路ブロックを同
時にテストする事ができるため、テスト時間の短縮がは
かれる。また、パターン発生器で入力パターンを発生す
るためパターン作成作業が不要になる。従って、本発明
は、大規模なデジタルシステムのテストに極めて有効な
回路と言える。
第１図は本発明の一実施例の自己テスト回路のブロック
図、第２図はリニアフィードバックシフトレジスタ（Ｌ
ＦＳＲ）の論理回路図、第３図は第２図の回路によって
生成されるパターン−覧を示す説明図、第４図はＬＦＳ
Ｒとしても使用できるレジスタ回路の論理回路図、第５
図は並列シグナチャアナライザの論理回路図、第６図は
ＢＩＬＢＯの論理回路図、第７図は従来の自己テスト回
路の１１ ／＼−７ ブロック図である。 １〜５・・・・・・回路ブロック、６〜１０・・・・・
・Ｌ Ｆ Ｓ Ｒ／レジスタ、１１〜１５・・・・・・
スイッチ、１６〜１８・・・・・・テスト専用バス、１
９〜２１．２３〜２７・・・・・・ＢＩＬＢｏ、２２・
・・・・・テストコントロール回路。
図、第２図はリニアフィードバックシフトレジスタ（Ｌ
ＦＳＲ）の論理回路図、第３図は第２図の回路によって
生成されるパターン−覧を示す説明図、第４図はＬＦＳ
Ｒとしても使用できるレジスタ回路の論理回路図、第５
図は並列シグナチャアナライザの論理回路図、第６図は
ＢＩＬＢＯの論理回路図、第７図は従来の自己テスト回
路の１１ ／＼−７ ブロック図である。 １〜５・・・・・・回路ブロック、６〜１０・・・・・
・Ｌ Ｆ Ｓ Ｒ／レジスタ、１１〜１５・・・・・・
スイッチ、１６〜１８・・・・・・テスト専用バス、１
９〜２１．２３〜２７・・・・・・ＢＩＬＢｏ、２２・
・・・・・テストコントロール回路。
Claims (2)
- （１）複数に分割された回路の各入力部に設けられた入
力パターン発生器と、前記パターン発生器からの入力パ
ターンに対する前記回路出力を複数のバスに接続するス
イッチと、前記バスに送出された前記回路出力からシグ
ナチャを算出する前記バスに接続された複数の割算器と
、前記入力パターン発生器と前記スイッチおよび前記割
算器を制御するテストコントロール回路とを備えたこと
を特徴とする自己テスト回路。 - （２）入力パターン発生器としてリニアフィードバック
シフトレジスタ（ＬＦＳＲ）を使った特許請求の範囲第
１項記載の自己テスト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62269667A JPH01112180A (ja) | 1987-10-26 | 1987-10-26 | 自己テスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62269667A JPH01112180A (ja) | 1987-10-26 | 1987-10-26 | 自己テスト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01112180A true JPH01112180A (ja) | 1989-04-28 |
Family
ID=17475531
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62269667A Pending JPH01112180A (ja) | 1987-10-26 | 1987-10-26 | 自己テスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01112180A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000073809A1 (en) * | 1999-05-26 | 2000-12-07 | Hitachi, Ltd. | Semiconductor integrated circuit |
-
1987
- 1987-10-26 JP JP62269667A patent/JPH01112180A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000073809A1 (en) * | 1999-05-26 | 2000-12-07 | Hitachi, Ltd. | Semiconductor integrated circuit |
| US7013415B1 (en) | 1999-05-26 | 2006-03-14 | Renesas Technology Corp. | IC with internal interface switch for testability |
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