JPH01112434A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
- Publication number
- JPH01112434A JPH01112434A JP62272229A JP27222987A JPH01112434A JP H01112434 A JPH01112434 A JP H01112434A JP 62272229 A JP62272229 A JP 62272229A JP 27222987 A JP27222987 A JP 27222987A JP H01112434 A JPH01112434 A JP H01112434A
- Authority
- JP
- Japan
- Prior art keywords
- register
- general
- circuit
- data
- address signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Test And Diagnosis Of Digital Computers (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロコンピュータに関し、特にグログラム
ＲＯＭを内蔵し演算機能のテスト回路を有するシングル
チップのマイクロコンピュータに関する。− 〔従来の技術〕 従来、グログラムＲＯＭを内蔵するクングルチ、グマイ
クロコンピュータは、通常プログラム銘ＲＯＭのインス
トラクク、ン・データに基づく動作を実行する。このよ
うなシングルチ、グマイクロコンビ、−夕の内部ファン
クション動作ヲテストする手段としては、通常特定の汎
用入力ポートを介し外部よシ任意のインストラクション
拳データを挿入し実行するテスト・モードを有している
。
ＲＯＭを内蔵し演算機能のテスト回路を有するシングル
チップのマイクロコンピュータに関する。− 〔従来の技術〕 従来、グログラムＲＯＭを内蔵するクングルチ、グマイ
クロコンピュータは、通常プログラム銘ＲＯＭのインス
トラクク、ン・データに基づく動作を実行する。このよ
うなシングルチ、グマイクロコンビ、−夕の内部ファン
クション動作ヲテストする手段としては、通常特定の汎
用入力ポートを介し外部よシ任意のインストラクション
拳データを挿入し実行するテスト・モードを有している
。
かかるマイクロコンピュータの論理演算回路のテストに
ついて考えると、通常演算結果は特殊なレジスタである
ア午島ムレータに格納されるため、前記テスト・モード
にて演算機能の確認をする場合、従来のシングルチップ
・マイクロコンビュータでは、前記アキュムＶ−夕の内
容を汎用用カポ−）Ｋ出力させるインストラクションを
演算インストラクションに続いて実行させる必要がある
。
ついて考えると、通常演算結果は特殊なレジスタである
ア午島ムレータに格納されるため、前記テスト・モード
にて演算機能の確認をする場合、従来のシングルチップ
・マイクロコンビュータでは、前記アキュムＶ−夕の内
容を汎用用カポ−）Ｋ出力させるインストラクションを
演算インストラクションに続いて実行させる必要がある
。
第４図は従来のクングルチ、グマイクロコンピュータの
演算回路を含む部分的なプロ、り回路図である。
演算回路を含む部分的なプロ、り回路図である。
第４図に示すように、データ・バス４上に出力されたデ
ータは論理演算回路（ＡＬＵ）３によシ演算処理を施し
た後、再びデータ・バス４を介し制御信号ＡＡによシア
午ユムレータ（Ａｃｃ）５にう、チされる。従って、前
記演算の結果を確認するためには、アキームＶ−タ（Ａ
ｃｃ）５の格納データを読み出し、再びデータ・バス４
を介して汎用用カポ−） （ＰＡ〜ＰＣ）６ａ〜６ｃの
いずれかに出力する必要がある。尚、７．８は汎用レジ
スタであり、ＨＡ、ＬＡは共にレジスタ・アドレス信号
、ＰＡＡ−ＰＣＡは共罠ポート・アドレス信号を表わす
。
ータは論理演算回路（ＡＬＵ）３によシ演算処理を施し
た後、再びデータ・バス４を介し制御信号ＡＡによシア
午ユムレータ（Ａｃｃ）５にう、チされる。従って、前
記演算の結果を確認するためには、アキームＶ−タ（Ａ
ｃｃ）５の格納データを読み出し、再びデータ・バス４
を介して汎用用カポ−） （ＰＡ〜ＰＣ）６ａ〜６ｃの
いずれかに出力する必要がある。尚、７．８は汎用レジ
スタであり、ＨＡ、ＬＡは共にレジスタ・アドレス信号
、ＰＡＡ−ＰＣＡは共罠ポート・アドレス信号を表わす
。
上述した従来のマイクロコンピュータは、各種演算の実
行結果を確認する際、演算によシアキュムレータに格納
されたデータを毎回汎用出力ポートに出力するインスト
ラクションを実行する必要があり、このためマイクロコ
ンピュータの演算機能のテストに時間がかかるという欠
点がある。
行結果を確認する際、演算によシアキュムレータに格納
されたデータを毎回汎用出力ポートに出力するインスト
ラクションを実行する必要があり、このためマイクロコ
ンピュータの演算機能のテストに時間がかかるという欠
点がある。
本発明の目的は、演算機能のテストを効率化したマイク
ロコンピュータを提供することにある。
ロコンピュータを提供することにある。
本発明のマイクロコンビエータは、論理演算回路と、こ
の論理演算回路で演算処理を施した結果を格納するレジ
スタと、このレジスタの内容ヲ出力する汎用出力ポート
と、前記ｆａ理演算回路および前記レジスタ並びに前記
汎用出力ポート間のデータの転送を行なうデーターパス
と、前記レジスタのアドレスを示しデータのう、チター
を行なうレジスタ・アドレス信号と前記汎用出力ポート
のアドレスを示すポート・アドレス信号とのうち一方を
選択し、この選択された信号によシ前記汎用出力ポート
Ｑデータ・う、チ制却を行なう選択回路と、この選択回
路の切り換え制御を行なうテスト信号を発生するテスト
信号発生回路とを有して構成される。
の論理演算回路で演算処理を施した結果を格納するレジ
スタと、このレジスタの内容ヲ出力する汎用出力ポート
と、前記ｆａ理演算回路および前記レジスタ並びに前記
汎用出力ポート間のデータの転送を行なうデーターパス
と、前記レジスタのアドレスを示しデータのう、チター
を行なうレジスタ・アドレス信号と前記汎用出力ポート
のアドレスを示すポート・アドレス信号とのうち一方を
選択し、この選択された信号によシ前記汎用出力ポート
Ｑデータ・う、チ制却を行なう選択回路と、この選択回
路の切り換え制御を行なうテスト信号を発生するテスト
信号発生回路とを有して構成される。
次に１本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第一の実画例を示すマイクロコンピュ
ータのブロック回路図である。
ータのブロック回路図である。
第１図に示すように、かかるマイクロコンピュータは、
論理演算回路（ＡＬＵ）３で演算処理した結果をデータ
・バス４を介して格納するレジスタであり且りレジスタ
・アドレス信号ＡＡによシラッチされるアキュムレータ
（Ａｃｃ）５と、前記レジスタ・アドレス信号ＡＡおよ
びポート・アドレス信号ＰＡＡのうち一方の信号をテス
ト信号入力ポート（ＰＴ）１からのテスト信号によシ選
択ターし、汎用用カポ−）（ＰＡ）６のデータ・ラッチ
信号として出力する選択回路（Ｓ）２とを有している。
論理演算回路（ＡＬＵ）３で演算処理した結果をデータ
・バス４を介して格納するレジスタであり且りレジスタ
・アドレス信号ＡＡによシラッチされるアキュムレータ
（Ａｃｃ）５と、前記レジスタ・アドレス信号ＡＡおよ
びポート・アドレス信号ＰＡＡのうち一方の信号をテス
ト信号入力ポート（ＰＴ）１からのテスト信号によシ選
択ターし、汎用用カポ−）（ＰＡ）６のデータ・ラッチ
信号として出力する選択回路（Ｓ）２とを有している。
ここで、前記テスト信号は特定な入カポ−）（ＰＴ）１
よ多入力される信号であり、この信号レベルが高レベル
か低レベルかくよりレジスタ・アドレス信号ＡＡあるい
はポート番アドレス信号ＰＡＡのいずれかが選択される
。
よ多入力される信号であり、この信号レベルが高レベル
か低レベルかくよりレジスタ・アドレス信号ＡＡあるい
はポート番アドレス信号ＰＡＡのいずれかが選択される
。
まず、テスト信号入力ポート（ＰＴ）１が低レベルで且
つ選択回路（ｓ）２がポート・アドレス信号ＦＡＡを選
択しているとすると、論理演算回路η（ＡＬＵ）３で演
算処理されたデータはデータ会バス４を介して従来と同
様にレジスタとしてのアキュムレータ（Ａｃｃ）５にの
み格納される。
つ選択回路（ｓ）２がポート・アドレス信号ＦＡＡを選
択しているとすると、論理演算回路η（ＡＬＵ）３で演
算処理されたデータはデータ会バス４を介して従来と同
様にレジスタとしてのアキュムレータ（Ａｃｃ）５にの
み格納される。
次に、テスト信号入カポ−）（ＰＴ）１が高レベルにな
り且つ選択回路（Ｓ）２がレジスタ・アドレス信号ＡＡ
を選択した場合、論理演算回路（ＡＬＵ）３で演算処理
されたデータはアキュムレータ（Ａｃｃ）５に格納され
ると同時に、汎用用カポ−）（ＰＡ）６にもデータ会バ
ス４を介して出力されう、チされる。
り且つ選択回路（Ｓ）２がレジスタ・アドレス信号ＡＡ
を選択した場合、論理演算回路（ＡＬＵ）３で演算処理
されたデータはアキュムレータ（Ａｃｃ）５に格納され
ると同時に、汎用用カポ−）（ＰＡ）６にもデータ会バ
ス４を介して出力されう、チされる。
このように、後者のモードとなるべくテスト信号をテス
ト信号入力ポート１から入力することにより、マイクロ
コンピュータ内部での演算結果を演算と同時に汎用出力
ポート（ＰＡ）６を介し外部より確認することが可能に
なる。従って、内部レジスタ格納データを外部モニター
することＫよシ、マイクロコンピュータのテスト効率を
向上させることができる。
ト信号入力ポート１から入力することにより、マイクロ
コンピュータ内部での演算結果を演算と同時に汎用出力
ポート（ＰＡ）６を介し外部より確認することが可能に
なる。従って、内部レジスタ格納データを外部モニター
することＫよシ、マイクロコンピュータのテスト効率を
向上させることができる。
第２図は本発明の第二の実施例を示すマイクロコンピュ
ータのプロ、り回路図である。
ータのプロ、り回路図である。
第２図に示すように１本実施例は、アキ為ムレータ（Ａ
ｃｃ）５用の選択回路（８１）２ａと、アキュムレータ
（Ａｃｃ）５以外の汎用レジスター７および汎用レジス
タ１ＬＪ８も選択回路（８２，８３）２ｂ、２ｃとを有
することにより、汎用出力ポートロａ〜６Ｃに於けるモ
ニターを可能としている。
ｃｃ）５用の選択回路（８１）２ａと、アキュムレータ
（Ａｃｃ）５以外の汎用レジスター７および汎用レジス
タ１ＬＪ８も選択回路（８２，８３）２ｂ、２ｃとを有
することにより、汎用出力ポートロａ〜６Ｃに於けるモ
ニターを可能としている。
すなわち、テスト信号入力ポート１からのテスト信号が
藁レベルの時、選択回路（Ｓ２ ）２ｂはレジスタ・ア
ドレス信号ＨＡを選択することで、また選択回路（８３
）２ｃはレジスタ・アドレス信号ＬＡを選択することで
、論理演算回路３からデータ・バス４を介して演算結果
を格納する際、汎用出力ポート（ＰＢ）６ｂ及び汎用出
力ポートｄ（ＰＣ）６ｃは前記汎用レジスター７及び汎
用レジスタ山８へのデータ格納と同時にそれぞれのデー
タをラッチすることにな）、外部からのモニターが可能
となる。
藁レベルの時、選択回路（Ｓ２ ）２ｂはレジスタ・ア
ドレス信号ＨＡを選択することで、また選択回路（８３
）２ｃはレジスタ・アドレス信号ＬＡを選択することで
、論理演算回路３からデータ・バス４を介して演算結果
を格納する際、汎用出力ポート（ＰＢ）６ｂ及び汎用出
力ポートｄ（ＰＣ）６ｃは前記汎用レジスター７及び汎
用レジスタ山８へのデータ格納と同時にそれぞれのデー
タをラッチすることにな）、外部からのモニターが可能
となる。
第３図は不発明の第三の実施例を示すマイクロコンピュ
ータのプロ、り回路図である。
ータのプロ、り回路図である。
′Ｍ３図に示すように、本実施例は選択回路（８１〜８
３）２ａ〜２ｃの制−用テスト信号の発生を行なう回路
として、テスト用レジスタ（ＴＲ）９をマイクロコンピ
ュータ内部に有しているものである。従って、あらかじ
めテスト用レジスタ（’ｌ’Ｒ）９にデータをセ、トシ
ておくことにより、各レジスタ格納データの汎用用カポ
−）（ＰＡ−ＰＣ）６８〜６Ｃを介してのモニターがｃ
ＩＴ ＮＵ Ｋなる。これにより、マイクロ・コンピュ
ータのテストを効率よく行うことかでざる。
３）２ａ〜２ｃの制−用テスト信号の発生を行なう回路
として、テスト用レジスタ（ＴＲ）９をマイクロコンピ
ュータ内部に有しているものである。従って、あらかじ
めテスト用レジスタ（’ｌ’Ｒ）９にデータをセ、トシ
ておくことにより、各レジスタ格納データの汎用用カポ
−）（ＰＡ−ＰＣ）６８〜６Ｃを介してのモニターがｃ
ＩＴ ＮＵ Ｋなる。これにより、マイクロ・コンピュ
ータのテストを効率よく行うことかでざる。
以上説明したように、本発明のマイクロコンピュータは
アキュムレータと、汎用レジスタのレジスタ・アドレス
信号と汎用出力ポート・アドレス信号とをテスト信号圧
よシ切り換えて出力する選択回路とを具備することによ
り、選択回路の出力信号で汎用出力ポートのラッチ制−
を行わせ、且つ論理演算回路にて演算処理した結果等を
含む内部レジスタ格納データを前記汎用出力ポート（６
ａ〜６ｃ）を介して外部モニターすることができ、マイ
クロコンピュータのテストの効率をよシー層向上させる
ことができるという効果がある。
アキュムレータと、汎用レジスタのレジスタ・アドレス
信号と汎用出力ポート・アドレス信号とをテスト信号圧
よシ切り換えて出力する選択回路とを具備することによ
り、選択回路の出力信号で汎用出力ポートのラッチ制−
を行わせ、且つ論理演算回路にて演算処理した結果等を
含む内部レジスタ格納データを前記汎用出力ポート（６
ａ〜６ｃ）を介して外部モニターすることができ、マイ
クロコンピュータのテストの効率をよシー層向上させる
ことができるという効果がある。
第１図は本発明の第一の実施例を示すマイクロコンピュ
ータのブロック回路図、第２図は本発明の第二の実施例
を示すマイクロコンピュータのブロック回路図、第３図
は本発明の第三の実施例を示スマイクロコンピュータの
ブロック回路図、第４図は従来のマイクロコンピュータ
のブロック回路図である。 １・・・・・・テスト信号入力ポート、２．２ａ〜２Ｃ
・・・・・・選択回路、３・・・・・・論理演算回路、
４・・・・・・データ・バス、５・・・・・・アキュム
レータ、６．６ａ〜６Ｃ・・・・・・汎用出力ポート、
７．８・・・・・・汎用レジスタ、９・・・・・・テス
ト用レジスタ。 代理人 弁理士 内 原 晋 ＡＡ ＡＡ 搾 ＩＩ！１ グ ２１！Ｉ
ータのブロック回路図、第２図は本発明の第二の実施例
を示すマイクロコンピュータのブロック回路図、第３図
は本発明の第三の実施例を示スマイクロコンピュータの
ブロック回路図、第４図は従来のマイクロコンピュータ
のブロック回路図である。 １・・・・・・テスト信号入力ポート、２．２ａ〜２Ｃ
・・・・・・選択回路、３・・・・・・論理演算回路、
４・・・・・・データ・バス、５・・・・・・アキュム
レータ、６．６ａ〜６Ｃ・・・・・・汎用出力ポート、
７．８・・・・・・汎用レジスタ、９・・・・・・テス
ト用レジスタ。 代理人 弁理士 内 原 晋 ＡＡ ＡＡ 搾 ＩＩ！１ グ ２１！Ｉ
Claims (1)
- 論理演算回路と、この論理演算回路で演算処理を施した
結果を格納するレジスタと、このレジスタの内容を出力
する汎用出力ポートと、前記論理演算回路および前記レ
ジスタ並びに前記汎用出力ポート間のデータの転送を行
なうデータ・バスと、前記レジスタのアドレスを示しデ
ータのラッチ制御を行なうレジスタ・アドレス信号と前
記汎用出力ポートのアドレスを示すポート・アドレス信
号とのうちの一方を選択し、この選択された信号により
前記汎用出力ポートのデータ・ラッチ制御を行なう選択
回路と、この選択回路の切り換え制御を行なうテスト信
号を発生するテスト信号発生回路とを有することを特徴
とするマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62272229A JPH01112434A (ja) | 1987-10-27 | 1987-10-27 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62272229A JPH01112434A (ja) | 1987-10-27 | 1987-10-27 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01112434A true JPH01112434A (ja) | 1989-05-01 |
Family
ID=17510916
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62272229A Pending JPH01112434A (ja) | 1987-10-27 | 1987-10-27 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01112434A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57182248A (en) * | 1981-05-01 | 1982-11-10 | Toshiba Corp | Arithmetic processor |
-
1987
- 1987-10-27 JP JP62272229A patent/JPH01112434A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57182248A (en) * | 1981-05-01 | 1982-11-10 | Toshiba Corp | Arithmetic processor |
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