JPH0267979A - 半導体回路 - Google Patents
半導体回路Info
- Publication number
- JPH0267979A JPH0267979A JP63221166A JP22116688A JPH0267979A JP H0267979 A JPH0267979 A JP H0267979A JP 63221166 A JP63221166 A JP 63221166A JP 22116688 A JP22116688 A JP 22116688A JP H0267979 A JPH0267979 A JP H0267979A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- register
- data
- control signal
- interface
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/2236—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test CPU or processors
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体回路において内部バスを通じてインタ
フェイス回路に接続されたレジスタからデータを取込ん
で論理演算を行い、またその結果をレジスタに格納する
論理回路のための試験回路に関する。
フェイス回路に接続されたレジスタからデータを取込ん
で論理演算を行い、またその結果をレジスタに格納する
論理回路のための試験回路に関する。
（従来の技術〕
第２図は、内部バスを通じてインタフェイス回路に接続
されたレジスタからデータが与えられ、また演算結果の
データをこのレジスタに格納する論理回路を有する従来
の一般的な半導体回路、たとえばワンチップ・マイクロ
コンピュータ等の構成を示すブロック図である。
されたレジスタからデータが与えられ、また演算結果の
データをこのレジスタに格納する論理回路を有する従来
の一般的な半導体回路、たとえばワンチップ・マイクロ
コンピュータ等の構成を示すブロック図である。
図中、１は命令コードの入力端子であり、図示しないＣ
Ｐｕ等の制御により命令コード１０１が入力される。
Ｐｕ等の制御により命令コード１０１が入力される。
２は命令デコーダであり、入力端子１から入力された命
令コード１０１をデコードする。この命令デコーダ２に
よるデコード結果は制御信号１０２としてレジスタ制御
回路３及びインタフェイス制御回路４等に与えられる。
令コード１０１をデコードする。この命令デコーダ２に
よるデコード結果は制御信号１０２としてレジスタ制御
回路３及びインタフェイス制御回路４等に与えられる。
３はレジスタ制御回路であり、命令デコーダ２から与え
られる制御信号１０２に従って後述するレジスタ５と内
部バス８との間のデータの送受を制御するための制御信
号１０３を出力する。
られる制御信号１０２に従って後述するレジスタ５と内
部バス８との間のデータの送受を制御するための制御信
号１０３を出力する。
４は上述の如くインタフェイス制御回路であり、命令デ
コーダ２から与えられる制御信号１０２に従って後述す
るインタフェイス回路６を制御するための制御信号１０
４を出力する。
コーダ２から与えられる制御信号１０２に従って後述す
るインタフェイス回路６を制御するための制御信号１０
４を出力する。
５は内部バス８に接続されたレジスタである。
このレジスタ５はレジスタ制御回路３から与えられる制
御信号１０３により制御され、自身に格納しているデー
タを内部バス８へ出力し、また内部バス８からデータを
入力して自身に格納する。またこのレジスタ５にはたと
えばＡＬＵ等の内部論理回路２０が接続されている。
御信号１０３により制御され、自身に格納しているデー
タを内部バス８へ出力し、また内部バス８からデータを
入力して自身に格納する。またこのレジスタ５にはたと
えばＡＬＵ等の内部論理回路２０が接続されている。
内部論理回路２０は、レジスタ５に格納されているデー
タを取込んで所定の論理演算を実行し、その結果を再度
レジスタ５に格納する。
タを取込んで所定の論理演算を実行し、その結果を再度
レジスタ５に格納する。
６はインタフェイス回路であり、内部バス８に接続され
ている。このインタフェイス回路６はインタフェイス制
御回路４から与えられる制御信号１０４により制御され
、外部端子７から入力されたデータを内部バス８へ出力
し、またインタフェイス回路６からデータを取込んで外
部端子７へ出力する。
ている。このインタフェイス回路６はインタフェイス制
御回路４から与えられる制御信号１０４により制御され
、外部端子７から入力されたデータを内部バス８へ出力
し、またインタフェイス回路６からデータを取込んで外
部端子７へ出力する。
このような従来の論理回路を含む半導体回路の動作は以
下の如くである。
下の如くである。
入力端子ｌに命令コード１０１が入力されると、この命
令コードは命令デコーダ２によりデコードされて制御信
号１０２が命令デコーダ２から出力される。以下、仮に
命令コード１０１がデータ転送の命令コード、即ちイン
タフェイス回路６の外部端子７からレジスタ５へ内部バ
ス８を介してデータを格納し、あるいはレジスタ５から
内部バス８及びインタフェイス回路６を介して外部端子
７ヘデータを出力する命令コードであるとする。
令コードは命令デコーダ２によりデコードされて制御信
号１０２が命令デコーダ２から出力される。以下、仮に
命令コード１０１がデータ転送の命令コード、即ちイン
タフェイス回路６の外部端子７からレジスタ５へ内部バ
ス８を介してデータを格納し、あるいはレジスタ５から
内部バス８及びインタフェイス回路６を介して外部端子
７ヘデータを出力する命令コードであるとする。
制御信号１０２はレジスタ制御回路３及びインタフェイ
ス制御回路４に与えられるので、レジスタ制御回路３は
制御信号１０２に対応する制御信号１０３をレジスタ５
へ、またインタフェイス制御回路４は制御信号１０２に
対応する制御信号１０４をインタフェイス回路６に出力
する。
ス制御回路４に与えられるので、レジスタ制御回路３は
制御信号１０２に対応する制御信号１０３をレジスタ５
へ、またインタフェイス制御回路４は制御信号１０２に
対応する制御信号１０４をインタフェイス回路６に出力
する。
入力端子１に入力された命令コード１０１がレジスタ５
から外部端子７へのデータの出力である場合には、レジ
スタ５はレジスタ制御回路３から与えられた制御信号！
０３に従って、データを内部バス８へ出力し、インタフ
ェイス回路６はインタフェイス制御回路４から与えられ
た制御信号１０４に従って内部バス８からデータを取込
んで外部端子７へ出力する。また入力端子ｌに入力され
た命令コードが外部端子７からレジスタ５へのデータの
セットである場合は、インタフェイス回路６はインタフ
ェイス制御回路４から与えられた制御信号１０４に従っ
て外部端子７からデータを取込んで内部バス８へ出力し
、レジスタ５はレジスタ制御回路３から埠えられた制御
信号１０３に従って内部バス８からデータを取込み格納
する。レジスタ５に格納されたデータは内部論理回路２
０へ与えられる。
から外部端子７へのデータの出力である場合には、レジ
スタ５はレジスタ制御回路３から与えられた制御信号！
０３に従って、データを内部バス８へ出力し、インタフ
ェイス回路６はインタフェイス制御回路４から与えられ
た制御信号１０４に従って内部バス８からデータを取込
んで外部端子７へ出力する。また入力端子ｌに入力され
た命令コードが外部端子７からレジスタ５へのデータの
セットである場合は、インタフェイス回路６はインタフ
ェイス制御回路４から与えられた制御信号１０４に従っ
て外部端子７からデータを取込んで内部バス８へ出力し
、レジスタ５はレジスタ制御回路３から埠えられた制御
信号１０３に従って内部バス８からデータを取込み格納
する。レジスタ５に格納されたデータは内部論理回路２
０へ与えられる。
（発明が解決しようとする課題〕
従来の論理回路を含む半導体回路は以上のような構成を
採っているので、たとえば内部論理回路２０の動作、即
ちその演算機能が正常か否かを開べるためには、図示し
ないＣＰＵ等に所定のプログラムを実行させて、インタ
フェイス回路６の外部端子７からデータを内部論理回路
２０へ転送し、その演算結果を内部論理回路２０から再
度インタフェイス回路６の外部端子７へ出力させる処理
が必要である。
採っているので、たとえば内部論理回路２０の動作、即
ちその演算機能が正常か否かを開べるためには、図示し
ないＣＰＵ等に所定のプログラムを実行させて、インタ
フェイス回路６の外部端子７からデータを内部論理回路
２０へ転送し、その演算結果を内部論理回路２０から再
度インタフェイス回路６の外部端子７へ出力させる処理
が必要である。
即ち、入力端子１にデータ転送の命令コードをその都度
入力してデータのインタフェイス回路６からレジスタ５
への転送及びレジスタ５からインタフェイス回路６への
転送を実行する必要がある。
入力してデータのインタフェイス回路６からレジスタ５
への転送及びレジスタ５からインタフェイス回路６への
転送を実行する必要がある。
以上のような事情に鑑みて、たとえば特開昭５９−２０
８４７６号、特開昭６１−１６８０５１号及び特開昭６
２−１３２１８２号の発明等が提案されている。
８４７６号、特開昭６１−１６８０５１号及び特開昭６
２−１３２１８２号の発明等が提案されている。
特開昭５９−２０８４７６号の発明は、入力された「シ
リアルデータを受けて、所定の入力端子から直接テスト
パターン信号を内部論理回路に対して供給し、及び／又
は内部論理回路の信号を所定の出力端子に送出させるテ
ストモード信号を形成するテスト回路を内蔵させること
によって、外部端子数を増加させることなくテスト効率
の向上を達成するものである」、またこの特開昭５９−
２０８４７６号の発明では、入力される「シリアルデー
タは、通常の信号レベルより高い信号レベル」として、
外部端子数を増加させないようにしている。
リアルデータを受けて、所定の入力端子から直接テスト
パターン信号を内部論理回路に対して供給し、及び／又
は内部論理回路の信号を所定の出力端子に送出させるテ
ストモード信号を形成するテスト回路を内蔵させること
によって、外部端子数を増加させることなくテスト効率
の向上を達成するものである」、またこの特開昭５９−
２０８４７６号の発明では、入力される「シリアルデー
タは、通常の信号レベルより高い信号レベル」として、
外部端子数を増加させないようにしている。
従って、この特開昭５９−２０８４７６号の発明では、
試験回路は入力されるシリアルデータのレベルを検出す
るレベル検出回路、これを保持するシフトレジスタ、デ
コーダ等の種々の部品が必要である。
試験回路は入力されるシリアルデータのレベルを検出す
るレベル検出回路、これを保持するシフトレジスタ、デ
コーダ等の種々の部品が必要である。
しかし、試験回路は半導体回路に作り付けにして製造段
階で使用するものであり、ユーザにとっては半導体回路
の実容量を減少させるのみであるから、あまり複雑で構
成部品が多い試験回路は好ましいとは言えない。
階で使用するものであり、ユーザにとっては半導体回路
の実容量を減少させるのみであるから、あまり複雑で構
成部品が多い試験回路は好ましいとは言えない。
また特開昭６１−１６８０５１号の発明はシングルチッ
プ・マイクロコンピュータのＲＡＭの試験回路に関する
ものである。このため、ＡＬυ等の論理回路の演算結果
が正常であるか否かを調べるには、ＲＡＭの特定のアド
レスを適宜のタイミングでアクセスしてデータを外部へ
取出す必要が生じる。
プ・マイクロコンピュータのＲＡＭの試験回路に関する
ものである。このため、ＡＬυ等の論理回路の演算結果
が正常であるか否かを調べるには、ＲＡＭの特定のアド
レスを適宜のタイミングでアクセスしてデータを外部へ
取出す必要が生じる。
また特開昭６２−１３２１８２号の発明は、大規模集積
回路の試験回路に関するものであり、試験対象の大規模
集積回路を複数のブロックに分割してそれぞれを個別に
試験し得る構成を採っている。従って、特定の論理回路
の演算結果が正しいか否かを調べるような目的には不適
当である。
回路の試験回路に関するものであり、試験対象の大規模
集積回路を複数のブロックに分割してそれぞれを個別に
試験し得る構成を採っている。従って、特定の論理回路
の演算結果が正しいか否かを調べるような目的には不適
当である。
本発明は以上のような事情に鑑みてなされたものであり
、たとえばワンチップ・マイクロコンピュータ等の半導
体回路に含まれる種々の論理回路が正常に動作している
か否かを迅速に、かつｍｔｌＬな操作にて試験し得る論
理回路用試験回路の提供を目的とする。
、たとえばワンチップ・マイクロコンピュータ等の半導
体回路に含まれる種々の論理回路が正常に動作している
か否かを迅速に、かつｍｔｌＬな操作にて試験し得る論
理回路用試験回路の提供を目的とする。
本発明の論理回路用試験回路は、論理回路の演算対象と
なるデータ及びその演算結果を格納するレジスタ及びこ
のレジスタと内部バスを介して接続されているインタフ
ェイス回路とを外部端子から制御して、論理回路の演算
対象のデータを直接インタフェイス回路からレジスタに
セットして演算を行わせ、またレジスタに格納されてい
る演算結果のデータを直接インタフェイス回路から外部
へ出力するように構成されている。
なるデータ及びその演算結果を格納するレジスタ及びこ
のレジスタと内部バスを介して接続されているインタフ
ェイス回路とを外部端子から制御して、論理回路の演算
対象のデータを直接インタフェイス回路からレジスタに
セットして演算を行わせ、またレジスタに格納されてい
る演算結果のデータを直接インタフェイス回路から外部
へ出力するように構成されている。
本発明の論理回路用試験回路では、論理回路の演算対象
のデータのインタフェイス回路からレジスタへの転送及
びレジスタに格納されている演算結果のデータのインタ
フェイス回路への転送がデータ転送命令の実行無しに実
行される。
のデータのインタフェイス回路からレジスタへの転送及
びレジスタに格納されている演算結果のデータのインタ
フェイス回路への転送がデータ転送命令の実行無しに実
行される。
以下、本発明をその実施例を示す図面に基づいて詳述す
る。
る。
第１図は本発明に係る論理回路用試験回路を含む半導体
回路の構成を示すブロック図である。
回路の構成を示すブロック図である。
図中、ｌは命令コードの入力端子であり、図示しないＣ
ＰＵ等の制御により命令コード１０１が入力される。
ＰＵ等の制御により命令コード１０１が入力される。
２は命令デコーダであり、入力端子１から入力された命
令コード１０１をデコードする。この命令デコーダ２に
よるデコード結果は制御信号１０２としてレジスタ制御
回路３及びインタフェイス制御回路４等に与えられる。
令コード１０１をデコードする。この命令デコーダ２に
よるデコード結果は制御信号１０２としてレジスタ制御
回路３及びインタフェイス制御回路４等に与えられる。
３はレジスタ制御回路であり、命令デコーダ２から与え
られる制御信号１０２に従って後述するレジスタ５と内
部バス８との間のデータの送受を制御するための制御信
号１０３を出力する。この制御信号１０３は後述する２
人力のマルチプレクサ９の一方の入力になっている。
られる制御信号１０２に従って後述するレジスタ５と内
部バス８との間のデータの送受を制御するための制御信
号１０３を出力する。この制御信号１０３は後述する２
人力のマルチプレクサ９の一方の入力になっている。
４は上述の如くインタフェイス制御回路であり、命令デ
コーダ２から与えられる制御信号１０２に従って後述す
るインタフェイス回路６を制御するための制御信号１０
４を出力する。
コーダ２から与えられる制御信号１０２に従って後述す
るインタフェイス回路６を制御するための制御信号１０
４を出力する。
５は内部バス８に接続されたレジスタである。
このレジスタ５はレジスタ制御回路３から与えられる制
御信号１０３により制御され、自身に格納しているデー
タを内部バス８へ出力し、また内部／Ｎ／ス８からデー
タを入力して自身に格納する。またこのレジスタ５には
本発明回路の試験対象であるたとえばＡＬυ等の内部論
理回路２０が接続されている。
御信号１０３により制御され、自身に格納しているデー
タを内部バス８へ出力し、また内部／Ｎ／ス８からデー
タを入力して自身に格納する。またこのレジスタ５には
本発明回路の試験対象であるたとえばＡＬυ等の内部論
理回路２０が接続されている。
内部論理回路２０は、レジスタ５に格納されているデー
タを取込んで所定の論理演算を実行し、その結果を再度
レジスタ５に格納する。
タを取込んで所定の論理演算を実行し、その結果を再度
レジスタ５に格納する。
６はインタフェイス回路であり、内部バス８に接続され
ている。このインタフェイス回路６はインタフェイス制
御回路４から与えられる制御信号１０４により制御され
、外部端子７から入力されたデータを内部バス８へ出力
し、またインタフェイス回路６からデータを取込んで外
部端子７へ出力する。
ている。このインタフェイス回路６はインタフェイス制
御回路４から与えられる制御信号１０４により制御され
、外部端子７から入力されたデータを内部バス８へ出力
し、またインタフェイス回路６からデータを取込んで外
部端子７へ出力する。
９は２人力のマルチプレクサであり、レジスタ制御回路
３から出力される制御信号１０３が一方の入力になって
いる。また他方の入力は、後述する試験回路１０から出
力される試験用レジスタ制御信号１０８となっている。
３から出力される制御信号１０３が一方の入力になって
いる。また他方の入力は、後述する試験回路１０から出
力される試験用レジスタ制御信号１０８となっている。
更に、このマルチプレクサ９の出力信号１１０を制御信
号１０３とするか試験用レジスタ制御信号１０日とする
かを選択する信号が試験回路ＩＯから制御信号切換え信
号１０５として与えられている。このマルチプレクサ９
の出力信号１１０、即ち制御信号１０３または試験用レ
ジスタ制御信号１０８のいずれかがレジスタ制御信号１
１０としてレジスタ５に与えられている。
号１０３とするか試験用レジスタ制御信号１０日とする
かを選択する信号が試験回路ＩＯから制御信号切換え信
号１０５として与えられている。このマルチプレクサ９
の出力信号１１０、即ち制御信号１０３または試験用レ
ジスタ制御信号１０８のいずれかがレジスタ制御信号１
１０としてレジスタ５に与えられている。
１０は上述の如く本発明の試験回路であり、モード、耶
ち回路全体を通常の動作状態とするか、または試験状態
とするかを切換えるための第１の信号、部ちモード切換
え信号が入力される第１の外部入力端子１２．マルチプ
レクサ９及びインタフェイス回路６に対する試験状態時
の制御信号（第２の信号）が入力される第２の外部入力
端子１１ａ、 Ｉｌｂ。
ち回路全体を通常の動作状態とするか、または試験状態
とするかを切換えるための第１の信号、部ちモード切換
え信号が入力される第１の外部入力端子１２．マルチプ
レクサ９及びインタフェイス回路６に対する試験状態時
の制御信号（第２の信号）が入力される第２の外部入力
端子１１ａ、 Ｉｌｂ。
１１ｃ、 ｌｉｄ等が備えられている。またこの試験回
路１０の出力としては、上述の試験°用レジスタ制御信
号１０８．レジスタ制御回路３用の制御信号切換え信号
１０５の他に、試験用インタフェイス回路制御信号１０
９及びインタフェイス回路６をインタフェイス制御回路
４からの制御信号１０４で制御するかまたは上述の試験
用インタフェイス回路制御信号１０９で制御するかを指
示するインタフェイス回路６用の制御信号切換え信号１
０６がある。
路１０の出力としては、上述の試験°用レジスタ制御信
号１０８．レジスタ制御回路３用の制御信号切換え信号
１０５の他に、試験用インタフェイス回路制御信号１０
９及びインタフェイス回路６をインタフェイス制御回路
４からの制御信号１０４で制御するかまたは上述の試験
用インタフェイス回路制御信号１０９で制御するかを指
示するインタフェイス回路６用の制御信号切換え信号１
０６がある。
このような本発明の論理回路用試験回路１０を含む半導
体回路の動作は以下の如くである。
体回路の動作は以下の如くである。
まず、試験回路１０の第１の外部入力端子１２にローレ
ベルの信号が与えられている場合には、通常の動作を行
う。即ち、第１の外部入力端子１２への信号入力がロー
レベルである場合には、レジスタ制御回路３用の制御信
号切換え信号１０５及びインタフェイス回路６用の制御
信号切換え信号１０６は共にローレベルであり、レジス
タ５にはレジスタ制御回路３から出力される制御信号１
０３が、またインタフェイス回路６にはインタフェイス
制御回路４から出力される制御信号１０４がそれぞれ与
えられる。
ベルの信号が与えられている場合には、通常の動作を行
う。即ち、第１の外部入力端子１２への信号入力がロー
レベルである場合には、レジスタ制御回路３用の制御信
号切換え信号１０５及びインタフェイス回路６用の制御
信号切換え信号１０６は共にローレベルであり、レジス
タ５にはレジスタ制御回路３から出力される制御信号１
０３が、またインタフェイス回路６にはインタフェイス
制御回路４から出力される制御信号１０４がそれぞれ与
えられる。
従って、このような場合には前述の従来例同様に動作す
る。
る。
入力端子１に命令コード１０１が入力されると、この命
令コードは命令デコーダ２によりデコードされて制御信
号１０２が命令デコーダ２から出力される。以下、仮に
命令コード１０１がデータ転送の命令コード、即ちイン
タフェイス回路６の外部端子７からレジスタ５へ内部バ
ス８を介してデータを格納し、あるいはレジスタ５から
内部バス８及びインタフェイス回路６を介して外部端子
７ヘデータを出力する命令コードであるとする。
令コードは命令デコーダ２によりデコードされて制御信
号１０２が命令デコーダ２から出力される。以下、仮に
命令コード１０１がデータ転送の命令コード、即ちイン
タフェイス回路６の外部端子７からレジスタ５へ内部バ
ス８を介してデータを格納し、あるいはレジスタ５から
内部バス８及びインタフェイス回路６を介して外部端子
７ヘデータを出力する命令コードであるとする。
制御信号１０２はレジスタ制御回路３及びインタフェイ
ス制御回路４に与えられるので、レジスタ制御回路３は
制御信号１０２に対応する制御信号１０３をレジスタ５
へ、またインタフェイス制御回路４は制御信号１０２に
対応する制御信号１０４をインタフェイス回路６に出力
する。
ス制御回路４に与えられるので、レジスタ制御回路３は
制御信号１０２に対応する制御信号１０３をレジスタ５
へ、またインタフェイス制御回路４は制御信号１０２に
対応する制御信号１０４をインタフェイス回路６に出力
する。
入力端子ｌに入力された命令コード１０１がレジスタ５
から外部端子７へのデータの出力である場合には、レジ
スタ５はレジスタ制御回路３から与えられた制御信号１
０３に従って、データを内部バス８へ出力し、インタフ
ェイス回路６はインタフェイス制御回路４から与えられ
た制御信号１０４に従って内部バス８からデータを取込
んで外ｆＩ！端子７へ出力する。また入力端子１に入力
された命令コードが外部端子７からレジスタ５へのデー
タのセントである場合は、インタフェイス回路６はイン
タフェイス制御回路４から与えられた制御信号１０４に
従って外部端子７からデータを取込んで内部バス８へ出
力し、レジスタ５はレジスタ制御回路３から与えられた
制御信号１０３に従うて内部バス８からデータを取込み
格納する。レジスタ５に格納されたデータは内部論理回
路２０へ与えられる。
から外部端子７へのデータの出力である場合には、レジ
スタ５はレジスタ制御回路３から与えられた制御信号１
０３に従って、データを内部バス８へ出力し、インタフ
ェイス回路６はインタフェイス制御回路４から与えられ
た制御信号１０４に従って内部バス８からデータを取込
んで外ｆＩ！端子７へ出力する。また入力端子１に入力
された命令コードが外部端子７からレジスタ５へのデー
タのセントである場合は、インタフェイス回路６はイン
タフェイス制御回路４から与えられた制御信号１０４に
従って外部端子７からデータを取込んで内部バス８へ出
力し、レジスタ５はレジスタ制御回路３から与えられた
制御信号１０３に従うて内部バス８からデータを取込み
格納する。レジスタ５に格納されたデータは内部論理回
路２０へ与えられる。
一方、試験回路１０の第１の外部入力端子１２にハイレ
ベルの信号（第１の信号）が与えられている場合には、
試験状態となる。叩ち、第１の外部入力端子１２への信
号入力がハイレベルである場合には、レジスタ制御回路
３用の制御信号切換え信号１０５及びインタフェイス回
路６用の制御信号切換え信号１０６は共にハイレベルに
転じ、レジスタ５には試験回路１０から出力される試験
用レジスタ制御信号１０８が、またインタフェイス回路
６には試験回路１０から出力される試験用インタフェイ
ス回路制御信号１０９がそれぞれ与えられる。
ベルの信号（第１の信号）が与えられている場合には、
試験状態となる。叩ち、第１の外部入力端子１２への信
号入力がハイレベルである場合には、レジスタ制御回路
３用の制御信号切換え信号１０５及びインタフェイス回
路６用の制御信号切換え信号１０６は共にハイレベルに
転じ、レジスタ５には試験回路１０から出力される試験
用レジスタ制御信号１０８が、またインタフェイス回路
６には試験回路１０から出力される試験用インタフェイ
ス回路制御信号１０９がそれぞれ与えられる。
従ってこのような状態で、レジスタ５にインタフェイス
回路６の外部端子７から内部バス８を介してデータをセ
ットさせる命令を意味するデータ（第２の信号）を試験
回路１０の第２の外部入力端子１１ａ、１１ｂ、１１ｃ
、１１ｄ ヘ入力すると、試験回路１０はこの第２の外
部入力端子１１ａ、 ｌｌｂ、 ｌｌｃ、 ｌｉｄに入
力されたデータに従って試験用レジスフ制御信号１０８
及び試験用インタフェイス回路制御信号１０９を出力す
る。
回路６の外部端子７から内部バス８を介してデータをセ
ットさせる命令を意味するデータ（第２の信号）を試験
回路１０の第２の外部入力端子１１ａ、１１ｂ、１１ｃ
、１１ｄ ヘ入力すると、試験回路１０はこの第２の外
部入力端子１１ａ、 ｌｌｂ、 ｌｌｃ、 ｌｉｄに入
力されたデータに従って試験用レジスフ制御信号１０８
及び試験用インタフェイス回路制御信号１０９を出力す
る。
これにより、インタフェイス回路６では試験回路１０か
ら与えられた試験用インタフェイス回路制御信号１０９
に従って、外部端子７からデータを取込んで内部バス８
へ出力する。そして、レジスタ５では、試験回路１０か
ら与えられた試験用レジスタ制御信号＋０８に従って、
既にインタフェイス回路６から内部バス８へ出力されて
いるデータを取込み格納する。このレジスタ５に格納さ
れたデータは内部論理回路２０に与えられて所定の論理
演算が実行される。そして、この内部論理回路２０によ
る演算結果のデータは再度レジスタ５に格納される。
ら与えられた試験用インタフェイス回路制御信号１０９
に従って、外部端子７からデータを取込んで内部バス８
へ出力する。そして、レジスタ５では、試験回路１０か
ら与えられた試験用レジスタ制御信号＋０８に従って、
既にインタフェイス回路６から内部バス８へ出力されて
いるデータを取込み格納する。このレジスタ５に格納さ
れたデータは内部論理回路２０に与えられて所定の論理
演算が実行される。そして、この内部論理回路２０によ
る演算結果のデータは再度レジスタ５に格納される。
一方、上述のようにしてレジスタ５に格納されている内
部論理回路２０による演算結果のデータを内部バス８を
介してインタフェイス回路６から外部端子７へ出力させ
る命令を意味するデータ （第２の信号）を試験回路１
０の第２の外部入力端子１１ａ。
部論理回路２０による演算結果のデータを内部バス８を
介してインタフェイス回路６から外部端子７へ出力させ
る命令を意味するデータ （第２の信号）を試験回路１
０の第２の外部入力端子１１ａ。
１１ｂ、 Ｉｌｃ、 ｌｌｄへ入力すると、試験回路１
０はこの第２の外部入力端子１１ａ、 １）ｂ、 ｌｌ
ｃ、 ｌｉｄに入力されたデータに従って試験用レジス
タ制御信号１０８及び試験用インタフェイス回路制御信
号１０９を出力する。
０はこの第２の外部入力端子１１ａ、 １）ｂ、 ｌｌ
ｃ、 ｌｉｄに入力されたデータに従って試験用レジス
タ制御信号１０８及び試験用インタフェイス回路制御信
号１０９を出力する。
レジスタ５では、試験回路ｌＯから与えられた試験用レ
ジスタ制御信！１０Ｂに従って、自身に格納されている
データ、叩ちレジスタ５に接続されている論理回路２０
の演算結果のデータを内部バス８へ出力する。またイン
タフェイス回路６では、試験回路１０から与えられた試
験用インタフェイス回路制御信号１０９に従って、既に
レジスタ５から内部バス８へ出力されているデータを内
部バス８から取込み、外部端子７へ出力する。
ジスタ制御信！１０Ｂに従って、自身に格納されている
データ、叩ちレジスタ５に接続されている論理回路２０
の演算結果のデータを内部バス８へ出力する。またイン
タフェイス回路６では、試験回路１０から与えられた試
験用インタフェイス回路制御信号１０９に従って、既に
レジスタ５から内部バス８へ出力されているデータを内
部バス８から取込み、外部端子７へ出力する。
従って、インタフェイス回路６の外部端子７からデータ
を入力してレジスタ５にセットし、このデータに対する
内部論理回路２０の演算結果を再度レジスタ５に格納し
、これをインタフェイス回路６に転送して外部端子７か
ら出力する処理が、入力端子１にデータ転送命令の命令
コードを入力すること無く、試験回路ｌＯの制御により
直接実行されるので、外部端子７から出力されたデータ
を調べることにより論理回路が正常に動作しているか否
かを迅速に且つ比較的簡単な処理にて試験することが出
来る。
を入力してレジスタ５にセットし、このデータに対する
内部論理回路２０の演算結果を再度レジスタ５に格納し
、これをインタフェイス回路６に転送して外部端子７か
ら出力する処理が、入力端子１にデータ転送命令の命令
コードを入力すること無く、試験回路ｌＯの制御により
直接実行されるので、外部端子７から出力されたデータ
を調べることにより論理回路が正常に動作しているか否
かを迅速に且つ比較的簡単な処理にて試験することが出
来る。
以上に詳述した如く、本発明によれば、半導体回路に含
まれる論理回路それぞれが正常に動作しているか否かを
、迅速に且つ比較的簡易な処理にて試験することが可焼
になる。
まれる論理回路それぞれが正常に動作しているか否かを
、迅速に且つ比較的簡易な処理にて試験することが可焼
になる。
第１図は本発明に係る論理回路用試験回路を含む半導体
回路の構成を示すブロック図、第２図は従来の論理回路
を含む半導体回路の構成を含むブロック図である。 ３・・・レジスタ制御回路 ４・・・インタフェイス
制御回路 ５・・・レジスタ ６・・・インタフェ
イス回路 ８・・・内部バス ９・・・マルチプレ
クサ１０−・・試験回路 １１ａ、 ｆｉｂ、 ｌｌｃ
、 ｌｌｄ・−・第２の外部入力端子 １２・・・第
１の外部入力端子 ２０・・・内部論理回路 １０３
・・・レジスタ用制御信号 １０４・・・インタフェイ
ス回路用制御信号 １０５・・・レジスタ用制御信号切
換え信号 １０６・・・インタフェイス回路用制御信号
切換え信号 １０８・・・試験用レジスタ制御信号 １
０９・・・試験用インタフェイス回路制御信号 なお、各図中間−符号は同−又は相当部分を示す。
回路の構成を示すブロック図、第２図は従来の論理回路
を含む半導体回路の構成を含むブロック図である。 ３・・・レジスタ制御回路 ４・・・インタフェイス
制御回路 ５・・・レジスタ ６・・・インタフェ
イス回路 ８・・・内部バス ９・・・マルチプレ
クサ１０−・・試験回路 １１ａ、 ｆｉｂ、 ｌｌｃ
、 ｌｌｄ・−・第２の外部入力端子 １２・・・第
１の外部入力端子 ２０・・・内部論理回路 １０３
・・・レジスタ用制御信号 １０４・・・インタフェイ
ス回路用制御信号 １０５・・・レジスタ用制御信号切
換え信号 １０６・・・インタフェイス回路用制御信号
切換え信号 １０８・・・試験用レジスタ制御信号 １
０９・・・試験用インタフェイス回路制御信号 なお、各図中間−符号は同−又は相当部分を示す。
Claims (1)
- 【特許請求の範囲】 １、外部との間でデータを入出力するインタフェイス回
路と、該インタフェイス回路を制御するための制御信号
を出力するインタフェイス回路制御回路と、前記インタ
フェイス回路に接続された内部バスと、該内部バスに接
続されたレジスタと、該レジスタへのデータの入出力を
制御するための制御信号を出力するレジスタ制御回路と
、前記レジスタに格納されているデータに対して論理演
算を行い、またこの論理演算の結果を前記レジスタへ格
納する論理回路とを備えた半導体回路の前記論理回路用
試験回路において、 第１及び第２の外部入力端子を有し、 前記第１の外部入力端子から第１の信号が 入力された場合に前記インタフェイス回路制御回路及び
前記レジスタ制御回路から前記インタフェイス回路及び
前記レジスタへの制御信号を無効化する信号を出力する
と共に、 前記第２の外部入力端子から第２の信号が 入力された場合に、前記インタフェイス回路から前記レ
ジスタへデータを転送して格納させ、また前記レジスタ
に格納されているデータを前記インタフェイス回路から
外部へ出力させる制御信号を前記インタフェイス回路及
び前記レジスタへ出力すべくなしたことを特徴とする半
導体回路の論理回路用試験回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63221166A JP2594130B2 (ja) | 1988-09-02 | 1988-09-02 | 半導体回路 |
| US07/269,507 US4961191A (en) | 1988-09-02 | 1988-11-10 | Test circuit for logic circuits |
| DE3911840A DE3911840A1 (de) | 1988-09-02 | 1989-04-11 | Testschaltung fuer logische schaltungen |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63221166A JP2594130B2 (ja) | 1988-09-02 | 1988-09-02 | 半導体回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0267979A true JPH0267979A (ja) | 1990-03-07 |
| JP2594130B2 JP2594130B2 (ja) | 1997-03-26 |
Family
ID=16762505
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63221166A Expired - Lifetime JP2594130B2 (ja) | 1988-09-02 | 1988-09-02 | 半導体回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4961191A (ja) |
| JP (1) | JP2594130B2 (ja) |
| DE (1) | DE3911840A1 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2584673B2 (ja) * | 1989-06-09 | 1997-02-26 | 株式会社日立製作所 | テストデータ変更回路を有する論理回路テスト装置 |
| US5048021A (en) * | 1989-08-28 | 1991-09-10 | At&T Bell Laboratories | Method and apparatus for generating control signals |
| US5132973A (en) * | 1989-11-06 | 1992-07-21 | Hewlett-Packard Company | Testable embedded RAM arrays for bus transaction buffering |
| US5023485A (en) * | 1989-12-04 | 1991-06-11 | Texas Instruments Incorporated | Method and circuitry for testing a programmable logic device |
| GB9008544D0 (en) * | 1990-04-17 | 1990-06-13 | Smiths Industries Plc | Electrical assemblies |
| US5869979A (en) * | 1996-04-05 | 1999-02-09 | Altera Corporation | Technique for preconditioning I/Os during reconfiguration |
| US5828985A (en) * | 1996-11-20 | 1998-10-27 | Advantest Corp. | Semiconductor test system |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4357703A (en) * | 1980-10-09 | 1982-11-02 | Control Data Corporation | Test system for LSI circuits resident on LSI chips |
| US4507727A (en) * | 1982-02-11 | 1985-03-26 | Texas Instruments Incorporated | Microcomputer with ROM test mode of operation |
| JPS59208476A (ja) * | 1983-05-13 | 1984-11-26 | Hitachi Ltd | 半導体集積回路装置 |
| JPS61168051A (ja) * | 1985-01-22 | 1986-07-29 | Nec Corp | シングルチツプ・マイクロコンピユ−タ |
| JPS62132182A (ja) * | 1985-12-04 | 1987-06-15 | Nec Corp | 試験回路付大規模集積回路 |
| JPH0691140B2 (ja) * | 1986-07-11 | 1994-11-14 | 日本電気株式会社 | 半導体集積回路 |
| US4710927A (en) * | 1986-07-24 | 1987-12-01 | Integrated Device Technology, Inc. | Diagnostic circuit |
| US4831623A (en) * | 1987-07-16 | 1989-05-16 | Raytheon Company | Swap scan testing of digital logic |
| JPH089047A (ja) * | 1994-06-23 | 1996-01-12 | Matsushita Electric Ind Co Ltd | ホームエレクトロニクス装置 |
-
1988
- 1988-09-02 JP JP63221166A patent/JP2594130B2/ja not_active Expired - Lifetime
- 1988-11-10 US US07/269,507 patent/US4961191A/en not_active Expired - Lifetime
-
1989
- 1989-04-11 DE DE3911840A patent/DE3911840A1/de active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| DE3911840C2 (ja) | 1991-04-25 |
| DE3911840A1 (de) | 1990-03-15 |
| JP2594130B2 (ja) | 1997-03-26 |
| US4961191A (en) | 1990-10-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5717851A (en) | Breakpoint detection circuit in a data processor and method therefor | |
| JPS6218936B2 (ja) | ||
| JPH0267979A (ja) | 半導体回路 | |
| US5068821A (en) | Bit processor with powers flow register switches control a function block processor for execution of the current command | |
| EP0497485A2 (en) | Computer for implementing two-operand instructions | |
| US6249858B1 (en) | Information processing apparatus having a CPU and an auxiliary arithmetic unit for achieving high-speed operation | |
| JPH04359323A (ja) | マイクロコンピュータ | |
| JPS603747A (ja) | プログラム選択制御方式 | |
| KR0134365B1 (ko) | 원칩 마이크로컴퓨터 및 이의 프로그램 메모리 및 데이타 메모리를 액세스하는 방법. | |
| JPH0418648A (ja) | キャッシュを有するデータ処理装置及びそのデータアクセス方法 | |
| JPS6167148A (ja) | マイクロコンピユ−タ | |
| KR100318315B1 (ko) | 원칩마이크로컴퓨터 | |
| JP3594778B2 (ja) | 割り込み制御装置 | |
| JPH05181696A (ja) | マイクロコンピュータシステム | |
| JPH0816434A (ja) | 暴走検出回路 | |
| JPS62131362A (ja) | １チツプ信号処理プロセツサ | |
| JPS60178524A (ja) | １チツプマイクロコンピユ−タ | |
| JPH052472A (ja) | 演算装置 | |
| JPH0659921A (ja) | マイクロコンピュータ | |
| JPH05143320A (ja) | 浮動小数点演算方式および浮動小数点演算装置 | |
| JPH02148140A (ja) | 情報処理装置における条件分岐制御方式 | |
| JPS6345644A (ja) | マイクロプロセッサ | |
| JPH0821026B2 (ja) | マイクロコンピュータ | |
| JPS648381B2 (ja) | ||
| JPS62145438A (ja) | マイクロコンピユ−タ |