JPH01112594A - 信頼性を向上させるためにトンネル素子の数を減らした不揮発性シャドウ・メモリセル - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、分離用トンネル素子の数とそれに関連して必
要とされるシリコン領域が５０％少なく、しかも改良さ
れたレベルシフタを回路の入出力部分に使用することの
できる不揮発性のＣＭＯＳシャドウ・メモリセルまたは
ＮＭＯＳシャドウ・メモリセルに関するものである。

従来の技術 一般に、不揮発性メモリセルは関連する揮発性メモリセ
ルからのデータを記憶して、パワーをオフにしている間
にこのデータが消えないようにするのに用いられる。こ
のような不揮発性メモリセルは通常「シャドウ」セルと
呼ばれている。不揮発性メモリセルと揮発性メモリセル
の間の接続線は一般に双方向性である。すなわち、この
接続線は、不揮発性メモリセルへのデータアストア（書
き込み）操作中は人力として機能し、不揮発性メモリセ
ルから揮発性メモリセルへのデータのリコール（読み出
し）操作中は出力として機能する。

約１０〜２０Ｖという比較的高圧の電源は、データ記憶
操作中に不揮発性メモリセル内のファウラー−ノルドハ
イム（ＦＮ）形分離用素子対の一方にトンネリングを誘
起する。ＦＮ素子はトンネリング状態でないときには極
めて大きなインピーダンスを有するため、蓄積されてい
る電荷はパワーをオフにしている間は回路の残りの部分
と分離されている。

ロイシュナー（Ｌｅｕｓｃｈｎｅｒ）、グーターフ　ン
（にｕｔ−ｅｒｍａｎ）、ブローブシュテ４’／り（Ｐ
ｒｏｅｂｓｔ　ｉｎｇ）、ディアス（Ｄｉａｓ）に対し
て付与されたアメリカ合衆国特許第４．５１０．５８４
号の不揮発性メモリセルの概略が従来技術として第１図
に示されている。トランジスタＱ２４のゲートに電荷を
蓄積させて分離するのに２つのファウラー−ノルドハイ
ム（ＦＮ）形トンネル素子２０．２２が使用されている
。コンデンサＣ２６が付加されてこの分離回路が完成し
ている。

コンデンサＣ２６はＦＥＴタイプの装置にすることがで
きる。ＦＮトンネル素子２０．２２は、ＳｉＯ，などか
らなる薄い（１００人）誘電体層によって分離された２
つの導電層を用いて実現することが可能である。導電層
の伝導帯が彎曲するため、誘電体層に作用する電場が大
きくなるにつれて電子はより大きな確率でこの誘電体層
をトンネリングすることができるようになる。この挙動
は、式％式％） （ただし、Ｊは電流密度（Ａ／ｃｍ”）、Ｅは電場の強
度（Ｖ／ｃｍ”）、 ａとｂは定数、 ｅは２．７１８．　、　、という値の数である）で表さ
れる。

以下に記述する回路の説明にあたって、ＦＮ素子が、ア
ノード同士を接続した一対のツェナー・ダイオードに類
似した電圧トリガ式双方向スイッチであると仮定できる
ものとする。ＦＮ）ンネル素子の電位の絶対値がファウ
ラー−ノルドハイム電圧よりも小さい場合にはこの素子
は遮断され、この電位がファウラ一−ノルドハイム電圧
を越えるとこの素子はインピーダンスが極 めで小さくなって導通する。

第１図のメモリセルの利点は、ノードＤ１Ｔを介して揮
発性記憶素子（図示せず）に容易に接続でき、しかもこ
の接続によってこの揮発性記憶素子の正常動作が妨げら
れないことである。従って、高速演算と不揮発性の両方
を実際に実現することができる。不揮発性データのリコ
ールはノード２１を介して行われる。一般に、このノー
ドは入力端子ＤＳ’Ｕを備える揮発性シャドウ・メモリ
セルに接続されている。制御用トランジスタＱ２４とフ
ローティングノード３２がそれぞれ１つのみだと、相補
的な２つのデータ状態の間の最小電圧差を少なくとも２
〜３Ｖにする必要がある。というのは、センス用トラン
ジスタＱ２４が、一方のデータ状態で、揮発性素子が反
対の状態のときにもこの揮発性素子に打ち勝つのに十分
なだけ強くオンとなっていなければならないからである
。不揮発性素子の２つの相補的データ状態の間の電圧差
は、ＦＮトンネル素子２０．２２を通過する電荷の慣に
直接に関係している。

一方、ＦＮトンネル素子２０．２２の信頼性は酸化物層
での電荷移動に直接に関係している。そこで、信頼性を
最大にするためにはトンネル素子による電荷移動を最小
にすることが望ましい。さらに、信頼性は酸化物層内の
電場／電流密度にも大きく依存する。従って、別の問題
は酸化物層内の電流密度を最小にすることである。

このような条件を満足させる目的で、モスチック社が市
販している部品番号ＭＫ４７０１の素子の一部をなす第
２図に示した回路が完成したと考えられている。なお、
この回路はこの素子内で参照用セルとして用いられる。

第１図と第２図を比較することにより、第１図のメモリ
セルの大部分が第２図の２つの場所に現れていることが
わかる（第２図のそれぞれの半モジュールでは同じ数値
の参照番号が用いられており、下添字ＡとＢは両方の半
モジュールのいずれの側で利用されているかを表す）。

両方の半モジュールは、先の場合と同様にノードＤとフ
を介して揮発性記憶素子（今度も図示せず）に相補的に
接続されている。大きな違いは、第２図の回路において
はノードＤとＴのいずれもが入力ノードならびに出力ノ
ードとして機能することである。第２図の回路は相補的
であり、しかもメモリセルが対称であるため、第１図の
回路の場合とは異なり、ノード３２Ａと３２Ｂに同時に
記憶される２つのデータ状態の電圧差を大きくする必要
がない。従って、トンネル電流を小さ（してＦＮ）ンネ
ル素子２ＯＡ、２２Ａ、２０Ｂ、２２Ｂの信頼性を向上
させることができる。

発明が解決しようとする課題 しかし、第１図と第２図の従来の回路ではメモリセルご
とに２つのトンネル素子（第１図の場合）または４つの
トンネル素子（第２図の場合）が用いられている。この
ようなメモリセルの歩留りと信頼性は各メモリセルに使
用されるトンネル素子の数と密接に関係しているため、
メモリセル１つごとのトンネル素子の数を減らすことが
望ましい。

第１図と第２図の回路では、ＦＮ）ンネル素子２０．２
２は高圧電源とグラウンドの間に直列経路を常に形成す
る。これは、電源の高電圧がトンネル素子のファウラー
−ノルドハイム電圧の２倍を決して越えないようにする
必要があることを意味する。というのは、この条件が満
たされない場合には両方の素子が導通し、大きな電流が
高電圧のノードからグラウンド側のノードに流れる可能
性があるからである。このように大きな電流が流れると
ＦＮトンネル素子の信頼性に大きな影響が及ぶ。

ＦＮ）ンネル素子対の一方が破壊されると回路が機能し
なくなるのは明らかである。

従来の回路では、電流は所定のＦＮ）ンネル素子を通っ
て常に同じ方向に流れる。この結果、従来からファウラ
ー−ノルドハイム電圧の「ウオークアラ）　（ｗａｌｋ
ｏｕｔ）　Ｊとしてよく知られている現象が発生する。

これは、薄いトンネリング媒体が破損して素子が破壊す
る前兆であることがわかっている。

課題を解決するだめの手段 以下に説明する本発明では、それぞれが等価な上記の従
来のメモリセルに半分の数のトンネル素子を用いる。こ
れは半数のトンネル素子を用いる必要のある改良された
回路により実現するが、その場合、１つのトンネル素子
が従来の回路のこのようなトンネル素子２つ分の機能を
実行するようなトンネル素子を使用する。さらに、使用
するトンネル素子を双方向に交互に導通させて、ファウ
ラー−ノルドハイム電圧の「ウオークアウト」の問題が
著しく小さくなるようにする。この問題が小さくなると
、本発明の製品の歩留りと信頼性がともに向上するとい
う二重の利点が現れる。

以下の説明かられかるように、本発明では改良されたレ
ベルシフト回路も使用する。この改良された回路は、Ｐ
型つェルＣＭＯ３とＮ型ウェル０ＭＯ３のいずれを用い
ても実現することができる。

いずれの場合にも従来よりも効果があることが確認され
ている。

従って、本発明は、不揮発性メモリセル１つごとのトン
ネル素子の数を半分に減らすことによって不揮発性シャ
ドウ・メモリセルの信頼性と有効寿命を向上させること
を目的とする。

本発明の別の目的は、本発明のトンネル素子を双方向モ
ードで用いることによりファウラー−ノルドハイム電圧
の「ウオークアウト」の問題を小さくすることである。

本発明のさらに別の目的は、トンネル素子のゲートを容
量的に昇圧する操作が必要ない改良された不揮発性シャ
ドウ・メモリセル用スタティック・レベルシフト回路を
提供することである。

本発明のさらに別の目的は、高電圧電源が長時間かかっ
て失われた電荷を元に戻すことのできる改良された不揮
発性シャドウ・メモリセル用スタティックレベルシフト
回路を提供することである。

本発明のさらに別の目的は、サイズがより小さく、従っ
てメモリセル内で必要とされるシリコン領域がより狭い
改良された不揮発性シャドウ・メモリセル用スタティッ
ク・レベルシフト回路を提供することである。

これらの利点ならびにこれ以外の利点は、添付の図面を
参照した以下の詳細な説明によりさらによく理解できよ
う。

（本明細書では同じ数値の参照番号は常に本発明におけ
る同様な素子を表すことを指摘しておく。

参照番号にアルファベットの添字が添えられている素子
は、常に、添字がない素子と同じ機能を実行する素子で
あることを意味する。参照番号が同じで２つの異なった
アルファベットの添字が用いられている場合には、常に
、指定されている２つの素子が２つの場所で同じ１つの
機能を実行するのに用いられていることを意味する。）
実施例 第３図の回路は、第１図のレベルシフト回路４００代わ
りに改良されたレベルシフト回路４１を用いた場合を示
している。

レベルシフト回路４１は、ゲートが入力端子Ｔに接続さ
れたＦＥＴＱ、、を含んでいる。ＦＥＴＱｌ、のソース
電極はグラウンドに接続されており、ドレイン電極はＰ
チャネルＦＥＴＱ、、のソース電極とＰチャネルＦＥＴ
Ｑ５．のゲート電極に接続されている。ＦＥＴＱ、６の
ドレイン電極とＦＥＴＱＳ。のドレイン電極は高圧電源
ＨＶに接続されている。ＦＥＴＱ４６のゲート電極は、
ＦＥＴ　Ｑ、、のドレイン電極と、ＦＥＴＱＳ２のドレ
イン電極と、ＰチャネルＦＥＴＱ５゜のソース電極に接
続されている（共通な接続部はノード５４である）。ノ
ード５４はコンデンサＣ２Ｇの左側に接続されている。

ＦＥＴ　Ｑ、、のゲート電極は入力端子りに接続されて
いる。ＦＥＴＱ、、のソース電極はグラウンドに接続さ
れている。ＦＥＴＱＳ２のゲート電極はリコール端子Ｒ
Ｅ　ＣＡ　Ｌ　Ｌ６０に接続されている。ＦＥＴＱＳ２
のソース電極はグラウンドに接続されている。

ＦＥＴＱ、６と（ｌｓｏは、それぞれのソース電極から
他方のＦＥＴのゲート電極へのフィードバックされるラ
ッチ回路をなしている。

ノード３２への充電電流またはノード３２からの放電電
流が中を流れる２つのＦＮ）ンネル素子２０．２２がこ
の改良された回路に残されていることに注意されたい。

ノード３２はもちろん制御用トランジスタＱ２４のフロ
ーティングゲートに接続されている。

レベルシフト回路４１は、第３図の改良された回路の不
揮発性メモリセル内で必要とされるプログラム電圧ＨＶ
を切り換える機能を有する。（端子Ｄ１−〕に接続され
てはいるが、図示はしていない）揮発性素子の状態が端
子りではハイレベルであり端子フではロウレベルである
とすると、ノード５４はＮチャネルＦＥＴＱ４１１によ
ってロウレベルに保たれる。（ゲートがロウレベルであ
る）ＰチャネルＦ　Ｅ　Ｔ　Ｑ４ＧはするとＦＥＴＱｓ
ｏのゲートを電源ＨＶに接続じ、このＦＥＴＱｓ。はオ
フになる。カップリング用コンデンサＣ２ｇの容量はノ
ード３２の容量よりもかなり大きいため、ノード３２は
、ＦＮトンネル素子２０．２２の一方が導通するまでノ
ード５４の電圧変化に素早く追従する。ＦＮトンネル素
子２０の電位がファウラー−ノルドハイム電圧に達する
と、電子がノード３２から電源ＨＶに向かってトンネリ
ングし、その結果コンデンサＣ２６に最終的に正の電荷
が蓄積する。

リコール操作の間、ノード５４はＦＥＴＱ５゜を介して
グラウンドに接続される。このときコンデンサＣ２ｇの
端子であるノード３２は正に充電されているため、ＦＥ
ＴＱ２４は導通状態、すなわちオンである。

これとは逆に端子ＤＳフがそれぞれロウレベル、ハイレ
ベルであるときには、ノード５４は、ＰチャネルＦＥＴ
Ｑｓｏを介して電源ＨＶのハイレベルにされている。こ
のＦＥＴＱＳ。のゲートは、ＦＥＴ　Ｑ４４によってロ
ウレベルに維持されている。

この場合も、ノード３２はノード５４の電圧変化に素早
く追従し、十分に大きな電圧がＦＮ）ンネル素子２２に
現れて電子がグラウンドからノード３２にトンネリング
する。すると、ノード３２が効率よくファウラー−ノル
ドハイム電圧に達するのに対し、コンデンサＣ２６のノ
ード５４側の端子の電圧は上昇し続ける。この結果、ノ
ード３２に負の電荷が蓄積し、ＦＥＴＱ、、は遮断状態
、すなわちオフになる。従って制御用トランジスタＱ２
４は、導通状態（ノード３２が最終的・に正電荷の状態
）と遮断状態（ノード３２が最終的に負電荷の状態）の
２つの状態を有する。

第３図のメモリセルに記憶されたデータはノード２１を
介して検出される。ノード２１は、入力端子り、ＴＪに
信号を供給するのと同じ揮発性記憶素子に接続すること
ができる。不揮発性データを検出する操作は、リコール
端子６０を介してＦ　Ｅ　Ｔ　Ｑｓｓのゲートに高電圧
を印加することによって開始する。制御用トランジスタ
Ｑ２４が導通状態だと電流はグラウンド側のノードに向
かって流れ、この制御用トランジスタＱ２４が遮断状態
だと電流は流れない。従って、第３図の回路は第１図の
従来の回路と同様にして不揮発性メモリセルに作用する
。

第３図に例として示したようなレベルシフト技術を利用
することの利点は多数ある。回路の動作が十分にスタテ
ィックになり、すなわちＦＥＴＱ５゜のゲートが容量的
に昇圧をされず、この回路が直流結合される。第１図に
示した従来の回路では、長期間にわたってノード６２の
電圧が高電圧ノードＨＶとともに上昇することが期待さ
れるため、トランジスタＱ２８とＱ３゜の閾値電圧以下
でのＩＪ　−りとノード６２の接合リークが問題である
。さらに、第１図のコンデンサＣ３ｇは、高電圧をトラ
ンジスタＱ３４のゲートに効果的にカップリングさせる
ために比較的大きなサイズの素子となっている。

レベルシフト回路４１はこれら問題点をすべて解決する
。この回路を用いると、高電圧ノードＨＶが、リークに
よってノード５４から失われる電荷を元に戻すことがで
きる。また、カップリング用コンデンサＣｓ　ａに相当
する素子がないため、第３図の４つのＦＥＴに必要とさ
れるシリコン領域が狭くなる。

トランジスタＱ、２は、揮発性記憶素子によるデータリ
コールの間に不揮発性データを正確に検出するのに必要
とされることがあるオプションの素子である。フローテ
ィングゲート・ノード３２の電位は、カップリング用コ
ンデンサＣ２６に蓄積されたＦＮ誘起電荷に起因するコ
ンデンサＣ２６の両端間の電圧差として簡単に定義され
る。トランジスタＱ２４のゲートの電位を規定するには
カップリング用コンデンサＣ２６の反対側のノード５４
の電位をまず最初に規定する必要がある。不揮発性記憶
素子を利用するにあたってメモリセルにパワーを最初に
投入するときに不揮発性データをリコールして揮発性記
憶素子に記憶させる必要があるのであれば、ノード５４
の電圧をトランジスタＱ５２を介して端子ＤＳ’Ｕのよ
うに規定せねばならず、一方、ノードＨＶはパワー投入
の際には最初はロウレベルであろう。この条件でなけれ
ばノード５４の電位が決まらないままになる。

第４図は、第３図で説明した原理を第２図の従来の差動
回路に適用した場合の図である。第４図の回路にはレベ
ルシフト技術の利点が多数現れている。というのは、２
組のトンネル素子２ＯＡ、２０Ｂ、２２Ａ、２２Ｂがあ
るにもかかわらず、レベルシフト回路を含む４つの素子
を使用する必要があるだけだからである。さらに、４つ
の素子、すなわちトランジスタ６４Ａ、６４Ｂとコンデ
ンサ　ＣａｓＡｓＣ３８，はもはや必要でないために除
去されている。

第５図は、第３図の回路を改良した本発明のさらに別の
改良例の回路図である。レベルシフト回路６６が第３図
に示したもとの回路に付加されており、図示のように、
その入力端子カワに、電力供給端子がＨＶに、そして出
力端子がＦＮ）ンネル素子２０に接続されている。この
回路はさらに、ＦＮトンネル素子２２がないという点で
第１図と第３図の回路とは異なっている。ＦＮ）ンネル
素子２０の上端はもはや高電圧ノードＨＶに直接には接
続されておらず、レベルシフト回路６６の出力に接続さ
れている。

第２のレベルシフト回路６８は、入力端子がＤに接続さ
れ、出力端子がノード５４に接続され、電力供給端子が
ＨＶに接続されている。このレベルシフト回路６８はノ
ード５４でコンデンサＣ２６の左端に接続されているた
め、第３図と第３Ａ図のレベルシフト回路４１の代わり
であると言える。

ノード３２の電荷を最終的に正にするためには、入力端
子りとてが上で説明した例と同じようにそれぞれハイレ
ベルとロウレベルになっていなくてはならない。高電圧
ＨＶはレベルシフト回路６６の出力に現れ、電子のトン
ネリングが先のようにＦＮトンネル素子２０で起こる。

ノード３２に最終的に負である電荷を蓄積させるために
は、入力端子りとＴを先のように互いに反対の状態にす
る。すると高電圧がレベルシフト回路６８を介してノー
ド５４に現れ、ノード５４と強くカップリングしている
ノード３２は、ノードＨＶとノード５４の電圧が大きく
なると電圧が上昇する。゛レベルシフト回路６６は入力
がハイレベルであるとＦＮ）ンネル素子２０の上端をグ
ラウンド電位に維持する。従って、電子が同じＦＮ）ン
ネル素子２０内を通過してノード３２に入る。第３図′
のＦＮ）ンネル素子２２はもはや必要がないので除去さ
れている。トランジスタＱ２４のフローティングゲート
の充電と放電はＦＮトンネル素子２０を介して両方向に
充電電流と放電電流を流すことにより実現されるので、
この回路での「ウオークアウト」効果が著しく小さくな
る。

第６図は、第５図の本発明の実施例を第２図と第４図の
差動回路に適用した場合の回路図である。

素子の数がこの場合も減っている。というのは、レベル
シフト回路６８Ａ、６８Ｂの機能が二重であるためにレ
ベルシフト回路６６と同様な回路が必要なく、第２図と
第４図に示したＦＮ）ンネル素子２２Ａ、２２Ｂの半分
が除去されているからである。

第７図と第８図は、それぞれ、Ｐ型つェルＣＭＯ８技術
により実現した第５図と第６図の回路である。同じ参照
番号に対して第７図では添字「Ｃ」が付加され、第８図
では添字ｒ［）Ｊ、「Ｅ」が付加されている。

第９図と第１０図は、それぞれ、Ｎチャネル素子を用い
てＮＭＯ３技術により実現した第５図と第６図の回路で
ある。この場合、Ｐチャネルの素子は使用されていない
。この回路を実現するのにコンデンサＣ７０ｓ　Ｃ７２
が付加されている。上記の例と同じ参照番号が用いられ
ているが、第９図では添字「Ｆ」が、第１０図では添字
ｒ　Ｇ　Ｊ、ｒＨＪが付加されている。

第１１図と第１２図は、それぞれ、ＮウェルＣＭＯ８技
術により実現した第５図と第６図の回路である。第４図
、第５図、第６図と同じ参照番号の素子と同じ機能を実
行する回路素子を表すのに同じ参照番号を用いているが
、第１１図では添字「Ｋ」が、第１２図では添字ｒｌＪ
、「Ｍ」が付加されている。

第１３図は、第１図の従来の回路の１つのメモリセルに
ＮウェルＣＭＯ３技術を適用した本発明の実施例の詳細
な回路図である。この回路では、本明細書において上記
の様々な図面を利用して説明した素子と同じ参照番号の
素子が同じ機能を実行する。

第１４図は、第１３図に示した本発明の実施例を第２図
の差動セルの適用した場合の詳細な回路図である。添字
ｒＡＪ、ｒ１３Ｊは、この変形例の回路に必要とされる
２つの同等な素子を区別するのに用いられる。

第１５図は、第１３図に示した本発明の実施例をＰウェ
ルＣＭＯ３技術で実現した別の例の詳細な回路図である
。この場合にも、第１３図の素子と同様の機能を実行す
る素子には同じ参照番号が付与されている。

第１６図は、第１４図に示した本発明の実施例をＰウェ
ルＣＭＯ３技術で実現した別の例の詳細な回路図である
。第１４図の素子と同様の機能を実行する素子には同じ
参照番号が付与されている。

発明の効果 第７図〜第１２図に示した回路には第１図と第２図の従
来の回路よりも優れた点がいくつかある。

本発明の十分に改良された回路には、高電圧ノードＨＶ
からグラウンドまでに２つのＦＮ）ンネル素子２０．２
２を経由した直列な経路がない。コンデンサは本発明の
改良された回路に１つのみ使用されるＦＮ）ンネル素子
と常に直列になっているため、第１図と第２図の従来の
回路の場合に存在する高電圧の値の選択に関する設計上
の制約がなくなる。

使用するＦＮ）ンネル素子の数が半分になるために集積
回路の歩留りが大きく向上する。使用可能な薄いトンネ
ル素子の歩留りは不揮発性記憶素子の製造における非常
に重要な点の１つである。

セルモジュール１つごとにＦＮ）ンネル素子カ１つのみ
使用されるように十分に改良された本発明の回路では、
電流が充電期間と放電期間で逆向きになり、ファウラー
−ノルドハイム電圧の「ウオークアウト」の問題が小さ
くなる。

第８図、第１０図、第１２図に図示した差動メモリセル
の場合には、ＦＮ）ンネル素子が１つ破損してもメモリ
セルが動作し続けるという別の利点がある。レベルシフ
ト回路を使用し、しかも本明細書で説明した相互接続技
術を用いているため、２つのＦＮ）ンネル素子のプログ
ラミングは独立になされる。一方のＦＮ）ンネル素子が
破損しても（破損した素子の分岐路の抵抗が比較的低く
なることでわかる）生き残った素子の動作は影響を受け
ない。しかし、差動動作の利点は失われ、回路はすると
第５図の単一の回路のような挙動を示すようになること
に注意されたい。従って、動作マージンが狭くなる。

本発明をここでは好ましい実施例を参照して説明したが
、当業者であれば本発明の精神や特許請求の範囲に記載
の本発明の範囲を逸脱することなく、ここに説明した本
発明の原理に基づいて本発明に様々な変更や変形を施す
ことができよう。従って、特許請求の範囲は、上で説明
した本発明の範囲に含まれる可能性のあるそのようなあ
らゆる等価な変形例をカバーしようとするものである。

【図面の簡単な説明】

第１図は、アメリカ合衆国特許第４．５１０．５８４号
に記載された従来の回路の回路図である。 第２図は、モスチック社の従来からある部品番号ＭＫ４
７旧の素子の一部分の回路図である。 第３図は、第１図の従来の回路に改良したレベルシフト
回路４１を組み込んだ回路の回路図である。 １３Ａ図は、ＬＳ　（レベルシフト回路）と表示される
レベルシフト機構を備える第３図の回路の回路図をブロ
ックダイヤグラムで表した図である。 第４図は、第２図の回路にレベルシフト機構を備え付け
た回路図をブロックダイヤグラムで表した図である。 第５図は、本発明をＮウェルＣＭＯ３技術で実現して第
１図の回路と同じような単一のメモリセルに適用した場
合の回路図であり、レベルシフト回路が１つだけ存在し
ているＦＮ）ンネル素子とともにブロックダイヤグラム
で表されている。 第６図は本発明の差動セルの実施例の回路図であり、こ
の場合、差動回路のそれぞれの側に１つのＦＮ）ンネル
素子が使用され、レベルシフト回路は蚕体がブロックダ
イヤグラムで表されている。 第７図は、第５図の単一のメモリセルをＰウェルＣＭＯ
３技術で実現した別の実施例の詳細な回路図である。 第８図は、第６図の回路をＰウェルＣＭＯ３技−術で実
現した実施例の詳細な回路図である。 第９図は、第５図の回路をＮＭＯ３技術で実現した実施
例の詳細な回路図である。 第１０図は、第６図の回路をＮＭＯ３技術で実現した実
施例の詳細な回路図である。 第１１図は、第５図の回路をＮウェル０ＭＯ８技術で実
現した実施例の詳細な回路図である。 第１２図は、第６図の回路をＮウェルＣＭＯ３技術で実
現した実施例の詳細な回路図である。 第１３図は、第１図の従来の回路の単一のメモリセルに
ＮウェルＣＭＯ３技術を適用した本発明の実施例の詳細
な回路図である。 第１４図は、第１３図に示した本発明の実施例を第２図
の差動セルに適用した場合の詳細な回路図である。 第１５図は、第１３図の本発明の実施例をＰウェルＣＭ
Ｏ３技術で実現した別の例の詳細な回路図である。 第１６図は、第１４図の本発明の実施例をＰウェルＣＭ
Ｏ３技術で実現した別の例の詳細な回路図である。 （主な参照番号） ２０・２２・・ファウラー−ノルドハイム（ＦＮ））ン
ネル素子、 ２１．３２．５４・　・ノード、 ４０．４１．６６．６８・・レベルシフト回路、６０・
・リコール端子、 Ｃ・・コンデンサ、 ＤＳＴ７・・入力端子、　　ＨＶ・・電源、Ｑ・・トラ
ンジスタ

Claims (5)

【特許請求の範囲】
1. （１）不揮発性記憶素子と、少なくとも１つの不揮発性
   記憶素子の充電と放電を行わせるための少なくとも１つ
   の分離用素子とを備える不揮発性シャドウ・メモリセル
   であって、 上記の少なくとも１つの不揮発性記憶素子を充電するに
   あたって充電電流を第１の方向に流すために上記の少な
   くとも１つの分離用素子のうちの１つを備える充電手段
   と、 上記の少なくとも１つの不揮発性記憶素子を放電するに
   あたって放電電流を第２の方向に流すために上記の少な
   くとも１つの分離用素子のうちの前記１つを備える放電
   手段とを組み合わせて備えることを特徴とする不揮発性
   シャドウ・メモリセル。
2. （２）上記充電手段と上記放電手段の少なくとも一方が
   、 レベルシフトのための入出力手段をさらに備えることを
   特徴とする請求項１に記載の不揮発性シャドウ・メモリ
   セル。
3. （３）上記の少なくとも１つの分離用素子が、少なくと
   も１つのファウラーーノルドハイム・トンネル素子を備
   えることを特徴とする請求項１に記載の不揮発性シャド
   ウ・メモリセル。
4. （４）上記充電手段と上記放電手段の少なくとも一方が
   、 レベルシフトのための入出力手段をさらに備えることを
   特徴とする請求項３に記載の不揮発性シャドウ・メモリ
   セル。
5. （５）上記充電手段と上記放電手段が、上記充電電流と
   上記放電電流の両方を流すのに適した単一の分離用素子
   を備えることを特徴とする請求項１〜４のいずれか１項
   に記載の不揮発性シャドウ・メモリセル。