JPH0584598B2 - - Google Patents
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- Publication number
- JPH0584598B2 JPH0584598B2 JP61131061A JP13106186A JPH0584598B2 JP H0584598 B2 JPH0584598 B2 JP H0584598B2 JP 61131061 A JP61131061 A JP 61131061A JP 13106186 A JP13106186 A JP 13106186A JP H0584598 B2 JPH0584598 B2 JP H0584598B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- programmable
- gate
- memory cell
- static memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000003068 static effect Effects 0.000 claims description 27
- 239000003990 capacitor Substances 0.000 claims description 15
- 238000002347 injection Methods 0.000 claims description 8
- 239000007924 injection Substances 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 2
- 235000019169 all-trans-retinol Nutrition 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
Landscapes
- Static Random-Access Memory (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は第１及び第２絶縁ゲートトランジスタ
を有し、各トランジスタのゲートを他のトランジ
スタの主電極（ドレイン）に接続し、該主電極の
各々を負荷を経て第１給電端子に接続し、さらに
第１及び第２トランジスタの主電極（ソース）を
相互に接続するとともに第２給電端子に接続し、
ゲート及びプログラマブル・トランジスタのチヤ
ンネル間に配設される浮動電極及び絶縁ゲートを
有する前記チヤンネルとキヤパシタとの直列配置
を第１トランジスタのゲートおよび第２給電端子
の間に接続した不揮発性プログラマブル・スタチ
ツク・メモリ・セルに関するものである。また、
本発明は不揮発性プログラマブル・スタチツク・
メモリにも関するものである。
を有し、各トランジスタのゲートを他のトランジ
スタの主電極（ドレイン）に接続し、該主電極の
各々を負荷を経て第１給電端子に接続し、さらに
第１及び第２トランジスタの主電極（ソース）を
相互に接続するとともに第２給電端子に接続し、
ゲート及びプログラマブル・トランジスタのチヤ
ンネル間に配設される浮動電極及び絶縁ゲートを
有する前記チヤンネルとキヤパシタとの直列配置
を第１トランジスタのゲートおよび第２給電端子
の間に接続した不揮発性プログラマブル・スタチ
ツク・メモリ・セルに関するものである。また、
本発明は不揮発性プログラマブル・スタチツク・
メモリにも関するものである。
不揮発性プログラマブル・スタチツク・メモ
リ・セルを具えるメモリは、メモリ内容を従来の
スタチツクメモリ（RAM）のように読取りおよ
びプログラムすることができるとともにメモリを
電源に接続しなくともメモリに記憶されたデータ
を維持することができる理想的なメモリに近づい
たものである。斯るメモリに利用し得るメモリ・
セルは、ISSCC，81，1981年２月号148〜149頁
“ダイジエスト オブ テクニカル ペーパーズ”
から既知である。従来のスタチツク・メモリ・セ
ルは、EEPROMトランジスタおよび追加のキヤ
パシタを内蔵し（セル内のデータに依存して）プ
ログラムされる区域を具えている。前記キヤパシ
タの有無はフリツプ・フロツプ（即ちスタチツ
ク・メモリ・セル）により専有される状態を決定
する。しかし、上述のメモリ・セルでは、プログ
ラムされるトランジスタの制御が極めて複雑であ
り、この結果、セル領域が比較的大きくなり、そ
のため集積密度が比較的小さくなるという欠点が
ある。さらに、上述のメモリ・セルには、プログ
ラマブル・トランジスタのゲートが浮動電位を有
するという欠点がある。したがつて、このトラン
ジスタのプログラミングは動制御であり、そのた
めアルフア線に影響を受け易い。この理由は、ゲ
ートの電荷が（プログラミング中に）序々に漏れ
出るためである。この目的のため、必要とされる
時間はダイナミツク・メモリの“リフレツシユ”
時間と同程度の長さ（100℃でms程度）である。
さらにまた、上述のメモリ・セルには、それのプ
ログラミングのため追加の入力端子を設けて、斯
るメモリ・セルを具えるメモリが、メモリ・セル
列当り一本の追加の制御線を必要とするという主
な欠点がある。
リ・セルを具えるメモリは、メモリ内容を従来の
スタチツクメモリ（RAM）のように読取りおよ
びプログラムすることができるとともにメモリを
電源に接続しなくともメモリに記憶されたデータ
を維持することができる理想的なメモリに近づい
たものである。斯るメモリに利用し得るメモリ・
セルは、ISSCC，81，1981年２月号148〜149頁
“ダイジエスト オブ テクニカル ペーパーズ”
から既知である。従来のスタチツク・メモリ・セ
ルは、EEPROMトランジスタおよび追加のキヤ
パシタを内蔵し（セル内のデータに依存して）プ
ログラムされる区域を具えている。前記キヤパシ
タの有無はフリツプ・フロツプ（即ちスタチツ
ク・メモリ・セル）により専有される状態を決定
する。しかし、上述のメモリ・セルでは、プログ
ラムされるトランジスタの制御が極めて複雑であ
り、この結果、セル領域が比較的大きくなり、そ
のため集積密度が比較的小さくなるという欠点が
ある。さらに、上述のメモリ・セルには、プログ
ラマブル・トランジスタのゲートが浮動電位を有
するという欠点がある。したがつて、このトラン
ジスタのプログラミングは動制御であり、そのた
めアルフア線に影響を受け易い。この理由は、ゲ
ートの電荷が（プログラミング中に）序々に漏れ
出るためである。この目的のため、必要とされる
時間はダイナミツク・メモリの“リフレツシユ”
時間と同程度の長さ（100℃でms程度）である。
さらにまた、上述のメモリ・セルには、それのプ
ログラミングのため追加の入力端子を設けて、斯
るメモリ・セルを具えるメモリが、メモリ・セル
列当り一本の追加の制御線を必要とするという主
な欠点がある。
本発明の目的は、制御し易いプログラマブル・
トランジスタを有し、比較的小領域を専有し、こ
のトランジスタに供給すべきプログラミング電圧
もダイナミツクにでなくスタチツクに決定するこ
とができる不揮発性プログラマブル・スタチツ
ク・メモリ・セルを提供せんとするにある。
トランジスタを有し、比較的小領域を専有し、こ
のトランジスタに供給すべきプログラミング電圧
もダイナミツクにでなくスタチツクに決定するこ
とができる不揮発性プログラマブル・スタチツ
ク・メモリ・セルを提供せんとするにある。
本発明は第１及び第２絶縁ゲートトランジスタ
を有し、各トランジスタのゲートを他のトランジ
スタの主電極（ドレイン）に接続し、該主電極の
各々を負荷を経て第１給電端子に接続し、さらに
第１及び第２トランジスタの主電極（ソース）を
相互に接続するとともに第２給電端子に接続し、
ゲート及びプログラマブル・トランジスタのチヤ
ンネル間に配設される浮動電極及び絶縁ゲートを
有する前記チヤンネルとキヤパシタとの直列配置
を第１トランジスタのゲートおよび第２給電端子
の間に接続した不揮発性プログラマブル・スタチ
ツク・メモリ・セルにおいて、プログラマブル・
トランジスタのゲートおよび主電極を第１トラン
ジスタのゲートに接続し、第２トランジスタのゲ
ートを浮動電極と対向する電荷注入位置に接続す
るようにしたことを特徴とする。
を有し、各トランジスタのゲートを他のトランジ
スタの主電極（ドレイン）に接続し、該主電極の
各々を負荷を経て第１給電端子に接続し、さらに
第１及び第２トランジスタの主電極（ソース）を
相互に接続するとともに第２給電端子に接続し、
ゲート及びプログラマブル・トランジスタのチヤ
ンネル間に配設される浮動電極及び絶縁ゲートを
有する前記チヤンネルとキヤパシタとの直列配置
を第１トランジスタのゲートおよび第２給電端子
の間に接続した不揮発性プログラマブル・スタチ
ツク・メモリ・セルにおいて、プログラマブル・
トランジスタのゲートおよび主電極を第１トラン
ジスタのゲートに接続し、第２トランジスタのゲ
ートを浮動電極と対向する電荷注入位置に接続す
るようにしたことを特徴とする。
図面につき本発明の実施例について説明する。
第１図に本発明のメモリ・セル１を示す。この
メモリ・セルには、交叉接続された２個のトラン
ジスタT1，T2並びに２個の負荷Ｌ１，Ｌ２を具
える従来のスタチツク・メモリ・セルを有してい
る。負荷Ｌ１，Ｌ２をゲートが主電極（ソース）
に接続されるトランジスタと同様な既知の方法で
接続することもできる。負荷Ｌ１，Ｌ２は２個の
ノード（接続点）Ｎ１，Ｎ２を第１給電端子Ｖ１
に接続し、この給電端子Ｖ１は、普段、供給電圧
VDDを有しており、この電圧は（プログラミング
に必要とされる際すぐに）プログラミング電圧
VPPまでに増加させることができる。さらに、ト
ランジスタＴ１，Ｔ２の主電極を第２給電端子Ｖ
２（接地点）に接続する。一般的であるように、
各接続点Ｎ１，Ｎ２にトランジスタＴ３，Ｔ４を
接続し、これらトランジスタは、スタチツク・フ
リツプフロツプＴ１，Ｔ２，Ｌ１，Ｌ２の内容を
読み取るか、或いは新しい内容に置き換えるた
め、制御信号ＷをトランジスタＴ３，Ｔ４に供給
する場合に、接続点Ｎ１，Ｎ２をビツト線路，
Ｂに接続する。
メモリ・セルには、交叉接続された２個のトラン
ジスタT1，T2並びに２個の負荷Ｌ１，Ｌ２を具
える従来のスタチツク・メモリ・セルを有してい
る。負荷Ｌ１，Ｌ２をゲートが主電極（ソース）
に接続されるトランジスタと同様な既知の方法で
接続することもできる。負荷Ｌ１，Ｌ２は２個の
ノード（接続点）Ｎ１，Ｎ２を第１給電端子Ｖ１
に接続し、この給電端子Ｖ１は、普段、供給電圧
VDDを有しており、この電圧は（プログラミング
に必要とされる際すぐに）プログラミング電圧
VPPまでに増加させることができる。さらに、ト
ランジスタＴ１，Ｔ２の主電極を第２給電端子Ｖ
２（接地点）に接続する。一般的であるように、
各接続点Ｎ１，Ｎ２にトランジスタＴ３，Ｔ４を
接続し、これらトランジスタは、スタチツク・フ
リツプフロツプＴ１，Ｔ２，Ｌ１，Ｌ２の内容を
読み取るか、或いは新しい内容に置き換えるた
め、制御信号ＷをトランジスタＴ３，Ｔ４に供給
する場合に、接続点Ｎ１，Ｎ２をビツト線路，
Ｂに接続する。
本発明により、（第１トランジスタＴ１のゲー
トＧ１に接続される）接続点Ｎ２および第２給電
端子Ｖ２の間に直列接続のプログラマブル・トラ
ンジスタTPのチヤンネルおよびキヤパシタＣ１
を配設する。プログラマブル・トランジスタTP
のゲートGPおよび主電極（ドレイン）を接続点
Ｎ２に接続する。さらに、トランジスタTPの浮
動電極（フローテイングゲート）GFと対向する
電荷注入位置を接続点Ｎ１に接続する（もちろ
んトランジスタＴ２のゲートＧ２にも接続する。
電荷注入位置Ｉを（基板から見て）浮動電極GF
の「上方」または「下方」に設け、この電荷注入
位置Ｉおよび電極GFの間の距離を、例えば50〜
200Åとする。
トＧ１に接続される）接続点Ｎ２および第２給電
端子Ｖ２の間に直列接続のプログラマブル・トラ
ンジスタTPのチヤンネルおよびキヤパシタＣ１
を配設する。プログラマブル・トランジスタTP
のゲートGPおよび主電極（ドレイン）を接続点
Ｎ２に接続する。さらに、トランジスタTPの浮
動電極（フローテイングゲート）GFと対向する
電荷注入位置を接続点Ｎ１に接続する（もちろ
んトランジスタＴ２のゲートＧ２にも接続する。
電荷注入位置Ｉを（基板から見て）浮動電極GF
の「上方」または「下方」に設け、この電荷注入
位置Ｉおよび電極GFの間の距離を、例えば50〜
200Åとする。
以下に本発明のメモリ・セル１の作動を説明す
る。給電端子Ｖ１に供給電圧VDD−5Vが印加され
ている場合に、メモリ・セル１は従来のスタチツ
ク・メモリ・セルと同様に作動する。メモリ・セ
ル１内に含まれるデータを恒久的に保持するた
め、給電端子Ｖ１における電圧はプログラミング
電圧VPP（VPP−＋15V）まで増加させる。スタチ
ツク・メモリ・セルの論理状態が“１”となる場
合、接続点Ｎ２の電位をVDD（−5V）からVPP（−
15V）まで増加させる。接続点Ｎ１の電位を0V
とし、それを維持する。したがつて、ゲートGP
の電位が高くなり、浮動電極GFは、注入位置Ｉ
から浮動電極GFへ電子が注入されるため、負に
充電されるようになる。トランジスタTPをオフ
状態にし、接続点Ｎ２からキヤパシタＣ１の結合
を解くようにする。
る。給電端子Ｖ１に供給電圧VDD−5Vが印加され
ている場合に、メモリ・セル１は従来のスタチツ
ク・メモリ・セルと同様に作動する。メモリ・セ
ル１内に含まれるデータを恒久的に保持するた
め、給電端子Ｖ１における電圧はプログラミング
電圧VPP（VPP−＋15V）まで増加させる。スタチ
ツク・メモリ・セルの論理状態が“１”となる場
合、接続点Ｎ２の電位をVDD（−5V）からVPP（−
15V）まで増加させる。接続点Ｎ１の電位を0V
とし、それを維持する。したがつて、ゲートGP
の電位が高くなり、浮動電極GFは、注入位置Ｉ
から浮動電極GFへ電子が注入されるため、負に
充電されるようになる。トランジスタTPをオフ
状態にし、接続点Ｎ２からキヤパシタＣ１の結合
を解くようにする。
スタチツク・メモリ・セルの論理状態が、（ト
ランジスタＴ１がオフ状態となり、トランジスタ
Ｔ２がオン状態となつて）“０”となる場合、給
電端子Ｖ１での電圧がプログラミング電圧VPPま
で増加すると、接続点Ｎ２での電圧が低くなり、
その低い値に維持される。これとは逆に接続点Ｎ
１での電圧が供給電圧VDDからプログラミング電
圧VPPまで増加する。これ故にゲートGPでは低電
位（0V）状態となり、注入位置Ｉではプログラ
ミング電圧の状態となる。したがつて、電子は浮
動電極GFから（注入位置Ｉへ）放散し、浮動電
極の正味正電荷は維持される。そして、トランジ
スタTPをオン状態にして、キヤパシタＣ１を接
続点Ｎ２に接続する。
ランジスタＴ１がオフ状態となり、トランジスタ
Ｔ２がオン状態となつて）“０”となる場合、給
電端子Ｖ１での電圧がプログラミング電圧VPPま
で増加すると、接続点Ｎ２での電圧が低くなり、
その低い値に維持される。これとは逆に接続点Ｎ
１での電圧が供給電圧VDDからプログラミング電
圧VPPまで増加する。これ故にゲートGPでは低電
位（0V）状態となり、注入位置Ｉではプログラ
ミング電圧の状態となる。したがつて、電子は浮
動電極GFから（注入位置Ｉへ）放散し、浮動電
極の正味正電荷は維持される。そして、トランジ
スタTPをオン状態にして、キヤパシタＣ１を接
続点Ｎ２に接続する。
トランジスタTPの上述の両状態を、メモリ・
セル１に供給される供給電圧VDDが遮断された後
も維持する。供給電圧VDDがスイツチオンされる
（即ち端子Ｖ１の電圧が0V）から5Vに増加する）
と、トランジスタTPは、２個のトランジスタＴ
１，Ｔ２の何れかをオン状態にする。トランジス
タTPがオン状態となると、キヤパシタＣ１は接
続点Ｎ２に接続されて、接続点Ｎ１に接続される
より緩やかに電荷が蓄積される。したがつて、ト
ランジスタＴ２は速やかにオン状態になり、結局
トランジスタＴ１はオフ状態に、トランジスタＴ
２はオン状態になる。そして、論理状態“０”が
再びスタチツク・メモリに書込まれる。トランジ
スタTPがオフ状態になると、即ちコンデンサＣ
１は接続点Ｎ２から断路され、接続点Ｎ２を接続
点Ｎ１より早く充電する必要性が生じる。それは
以下の場合に必要とされる。その場合とは、第１
トランジスタＴ１の主電極及び第２トランジスタ
Ｔ２のゲートＧ２並びに接続点Ｎ２に接続される
負荷（Ｌ１）により接続点Ｎ１に形成されるキヤ
パシタンスのRC時定数が、プログラマブル・ト
ランジスタのオフ状態の場合には、第２トランジ
スタＴ２の主電極及び第１トランジスタＴ１のゲ
ートと、接続点Ｎ２に接続される負荷（Ｌ２）並
びに直列接続のプログラマブル・トランジスタ
TP及びキヤパシタＣ１とにより接続点Ｎ２に形
成されるキヤパシタンスのRC時定数より大きく
なる場合、およびプログラマブル・トランジスタ
のオン状態の場合には、逆に前記接続点Ｎ２に形
成されるキヤパシタンスのRC時定数より小さく
なる場合である。したがつてトランジスタＴ１は
オン状態となり、トランジスタＴ２はオフ状態と
なる。これはスタチツク・メモリ・セルに論理状
態“１”が書込まれることを意味する。２個の負
荷Ｌ１及びＬ２が等しい場合には、接続点Ｎ１に
小さなキヤパシタＣ２を設けることにより所望の
条件を満足させることができる。
セル１に供給される供給電圧VDDが遮断された後
も維持する。供給電圧VDDがスイツチオンされる
（即ち端子Ｖ１の電圧が0V）から5Vに増加する）
と、トランジスタTPは、２個のトランジスタＴ
１，Ｔ２の何れかをオン状態にする。トランジス
タTPがオン状態となると、キヤパシタＣ１は接
続点Ｎ２に接続されて、接続点Ｎ１に接続される
より緩やかに電荷が蓄積される。したがつて、ト
ランジスタＴ２は速やかにオン状態になり、結局
トランジスタＴ１はオフ状態に、トランジスタＴ
２はオン状態になる。そして、論理状態“０”が
再びスタチツク・メモリに書込まれる。トランジ
スタTPがオフ状態になると、即ちコンデンサＣ
１は接続点Ｎ２から断路され、接続点Ｎ２を接続
点Ｎ１より早く充電する必要性が生じる。それは
以下の場合に必要とされる。その場合とは、第１
トランジスタＴ１の主電極及び第２トランジスタ
Ｔ２のゲートＧ２並びに接続点Ｎ２に接続される
負荷（Ｌ１）により接続点Ｎ１に形成されるキヤ
パシタンスのRC時定数が、プログラマブル・ト
ランジスタのオフ状態の場合には、第２トランジ
スタＴ２の主電極及び第１トランジスタＴ１のゲ
ートと、接続点Ｎ２に接続される負荷（Ｌ２）並
びに直列接続のプログラマブル・トランジスタ
TP及びキヤパシタＣ１とにより接続点Ｎ２に形
成されるキヤパシタンスのRC時定数より大きく
なる場合、およびプログラマブル・トランジスタ
のオン状態の場合には、逆に前記接続点Ｎ２に形
成されるキヤパシタンスのRC時定数より小さく
なる場合である。したがつてトランジスタＴ１は
オン状態となり、トランジスタＴ２はオフ状態と
なる。これはスタチツク・メモリ・セルに論理状
態“１”が書込まれることを意味する。２個の負
荷Ｌ１及びＬ２が等しい場合には、接続点Ｎ１に
小さなキヤパシタＣ２を設けることにより所望の
条件を満足させることができる。
プログラミング中にメモリ・セル１に流れる電
流は、負荷を高オームミツク多結晶抵抗
（polyresistor）で構成することにより、数ナ
ノ・アンペア程度に制限される。負荷Ｌ１，Ｌ２
（トランジスタＴ１，Ｔ２，TPはNMOSトランジ
スタである）の代わりにPMOSトランジスタＴ
３P，Ｔ４P（第２図参照）を利用することによ
り、電流をピコアンペア未満に減少させることが
でき、斯様にして不揮発性・プログラマブル・ス
タチツク・CMOSメモリを得ることができる。
流は、負荷を高オームミツク多結晶抵抗
（polyresistor）で構成することにより、数ナ
ノ・アンペア程度に制限される。負荷Ｌ１，Ｌ２
（トランジスタＴ１，Ｔ２，TPはNMOSトランジ
スタである）の代わりにPMOSトランジスタＴ
３P，Ｔ４P（第２図参照）を利用することによ
り、電流をピコアンペア未満に減少させることが
でき、斯様にして不揮発性・プログラマブル・ス
タチツク・CMOSメモリを得ることができる。
本発明の不揮発性・プログラマブル・スタチツ
ク・メモリの制御及び使用は、原則として揮発性
スタチツク・メモリに対するのと同じである。プ
ログラミングには、プログラミング電圧VPPと共
に供給電圧VDDをも給電端子Ｖ１に供給すること
ができる既知の回路を単に必要とするだけであ
る。
ク・メモリの制御及び使用は、原則として揮発性
スタチツク・メモリに対するのと同じである。プ
ログラミングには、プログラミング電圧VPPと共
に供給電圧VDDをも給電端子Ｖ１に供給すること
ができる既知の回路を単に必要とするだけであ
る。
第１図は本発明の第１のメモリ・セルを示す回
路図、第２図は本発明の第２の好適なメモリ・セ
ルを示す回路図である。 １……メモリ・セル、Ｂ，……ビツト線、
GF……浮動電極、Ｎ１，Ｎ２……接続点、TP…
…プログラマブル・トランジスタ、VDD……供給
電圧、VPP……プログラミング電圧。
路図、第２図は本発明の第２の好適なメモリ・セ
ルを示す回路図である。 １……メモリ・セル、Ｂ，……ビツト線、
GF……浮動電極、Ｎ１，Ｎ２……接続点、TP…
…プログラマブル・トランジスタ、VDD……供給
電圧、VPP……プログラミング電圧。
Claims (1)
- 【特許請求の範囲】 １ 第１及び第２絶縁ゲートトランジスタを有
し、各トランジスタのゲートを他のトランジスタ
の主電極（ドレイン）に接続し、該主電極の各々
を負荷を経て第１給電端子に接続し、さらに第１
及び第２トランジスタの主電極（ソース）を相互
に接続するとともに第２給電端子に接続し、ゲー
ト及びプログラマブル・トランジスタのチヤンネ
ル間に配設される浮動電極及び絶縁ゲートを有す
る前記チヤンネルとキヤパシタとの直列配置を第
１トランジスタのゲートおよび第２給電端子の間
に接続した不揮発性プログラマブル・スタチツ
ク・メモリ・セルにおいて、プログラマブル・ト
ランジスタのゲートおよび主電極を第１トランジ
スタのゲートに接続し、第２トランジスタのゲー
トを浮動電極と対向する電荷注入位置に接続する
ようにしたことを特徴とする不揮発性プログラマ
ブル・スタチツク・メモリ・セル。 ２ プログラマブル電圧を前記第１給電端子を経
て供給し得るようにしたことを特徴とする特許請
求の範囲第１項記載の不揮発性プログラマブル・
スタチツク・メモリ・セル。 ３ 前記各負荷をPMOSトランジスタにより形
成するようにしたことを特徴とする特許請求の範
囲第１項または第２項に記載の不揮発性プログラ
マブル・スタチツク・メモリセル。 ４ 第１および第２トランジスタの主電極を夫々
第２および第１トランジスタのゲートに接続する
ことにより第１および第２ノードを形成し、この
第１ノードおよび該ノードに接続される負荷によ
り形成される第１キヤパシタンスにより形成され
るRC時定数が、プログラマブル・トランジスタ
がオフ状態である場合には、第２ノード、該ノー
ドに接続される負荷並びに直列配置のプログラマ
ブル・トランジスタおよび該トランジスタに接続
されるキヤパシタに形成される第２キヤパシタン
スにより形成されるRC時定数より大きく、且つ
前記プログラマブル・トランジスタがオン状態に
ある場合には、前記第２キヤパシタンスによる
RC時定数より小さくなるようにしたことを特徴
とする特許請求の範囲第１項乃至第３項の何れか
一項に記載の不揮発性プログラマブル・スタチツ
ク・メモリ・セル。 ５ 第２トランジスタのゲートおよび第２給電端
子の間にさらにキヤパシタを接続するようにした
ことを特徴とする特許請求の範囲第４項記載の不
揮発性プログラマブル・スタチツク・メモリ・セ
ル。 ６ 特許請求の範囲第１項乃至第５項の何れか一
項記載のメモリ・セルを有する不揮発性プログラ
マブル・スタチツク・メモリ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8501631A NL8501631A (nl) | 1985-06-06 | 1985-06-06 | Niet vluchtige, programmeerbare, statische geheugencel en een niet vluchtig, programmeerbaar statisch geheugen. |
| NL8501631 | 1985-06-06 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61284896A JPS61284896A (ja) | 1986-12-15 |
| JPH0584598B2 true JPH0584598B2 (ja) | 1993-12-02 |
Family
ID=19846096
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61131061A Granted JPS61284896A (ja) | 1985-06-06 | 1986-06-05 | 不揮発性プログラマブル・スタチツク・メモリ・セル |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US4707807A (ja) |
| EP (1) | EP0204385B1 (ja) |
| JP (1) | JPS61284896A (ja) |
| KR (1) | KR950004620B1 (ja) |
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