JPH01112600A - 記憶素子の寿命判定装置 - Google Patents
記憶素子の寿命判定装置Info
- Publication number
- JPH01112600A JPH01112600A JP62269608A JP26960887A JPH01112600A JP H01112600 A JPH01112600 A JP H01112600A JP 62269608 A JP62269608 A JP 62269608A JP 26960887 A JP26960887 A JP 26960887A JP H01112600 A JPH01112600 A JP H01112600A
- Authority
- JP
- Japan
- Prior art keywords
- memory element
- data
- writes
- write
- read
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はＥ２ＦＲＯＭなどの半導体不揮発性記憶素子が
制御回数を越えて使用されることがないようにした記憶
素子の寿命’ｌ’ｌＪ定装置に関する。
制御回数を越えて使用されることがないようにした記憶
素子の寿命’ｌ’ｌＪ定装置に関する。
従来の技術
従来の記憶素子の寿命ヤＪ定装置としては、例えば特開
昭６２−２００８００号公報にある第５図のような構成
が提案されている。第５図中１は、中央演算処理装置（
以下ＣＰＵと略す）である。
昭６２−２００８００号公報にある第５図のような構成
が提案されている。第５図中１は、中央演算処理装置（
以下ＣＰＵと略す）である。
今、Ｅ ２ Ｆ ＲＯＭなどの記憶素子２にデータを書
き込む必要があるとき、ＣＰＵ１はリード／ライト制御
装置３に書き込み信号ＷＲを送出するとともに、乱数発
生器５を参照し、一定確率で起こる事象に遭遇した場合
にのみ、記憶素子２内の１個の書き込み回数カウントエ
リアの内容を更新し、この更新値にもとづき記憶素子２
への書き込み回数が制限値に達したか否かを１’ｌＪ断
するものである。
き込む必要があるとき、ＣＰＵ１はリード／ライト制御
装置３に書き込み信号ＷＲを送出するとともに、乱数発
生器５を参照し、一定確率で起こる事象に遭遇した場合
にのみ、記憶素子２内の１個の書き込み回数カウントエ
リアの内容を更新し、この更新値にもとづき記憶素子２
への書き込み回数が制限値に達したか否かを１’ｌＪ断
するものである。
さらに書き込み回数が制限値に達した時、記憶素子２中
の未使用データエリアがなければ、記憶素子２の寿命と
ヤｊ断し警報装置４から外部に警報を発するしくみにな
っている。なお、記憶素子２はＥ２ＰＲＯＭ（７）ほか
、ＥＡＲＯＭ−？ＮＶＲＡＭなどの半導体不揮発性メモ
リであり、書き込み回数の限界値が例えばルジスタにつ
き（すなわち各アドレスごとに）１００００回までとな
っている。
の未使用データエリアがなければ、記憶素子２の寿命と
ヤｊ断し警報装置４から外部に警報を発するしくみにな
っている。なお、記憶素子２はＥ２ＰＲＯＭ（７）ほか
、ＥＡＲＯＭ−？ＮＶＲＡＭなどの半導体不揮発性メモ
リであり、書き込み回数の限界値が例えばルジスタにつ
き（すなわち各アドレスごとに）１００００回までとな
っている。
発明が解決しようとする問題点
しかしながら上記のような構成では、データ書き込み時
に更新される内容を格納するカウントエリアは第６図の
メモリマツプに示されるように、各アドレスごとに対応
して設けられてはいない。
に更新される内容を格納するカウントエリアは第６図の
メモリマツプに示されるように、各アドレスごとに対応
して設けられてはいない。
そのため記ｌＪ！素子２に対して合計何回の書き込み動
作がなされたかは知ることができるが、頃発に書き込み
動作がなされるアドレスとそうでないアドレスとの差異
を識別し、各アドレスごとの書き込み回数をカウントで
きない、すなわち記憶素子が保証している本当の限界値
を把握できないという問題点を有していた。
作がなされたかは知ることができるが、頃発に書き込み
動作がなされるアドレスとそうでないアドレスとの差異
を識別し、各アドレスごとの書き込み回数をカウントで
きない、すなわち記憶素子が保証している本当の限界値
を把握できないという問題点を有していた。
本発明はかかる従来の問題を解消するもので、この記憶
素子にデータを書き込むごとに、対応する各アドレスの
書き込み回数を更新し、その内容を合わせて記憶素子に
書き込むことによって、各アドレスごとに制御値を越え
て記憶素子へ嘗き込むことを未然に防止することを目的
とする。
素子にデータを書き込むごとに、対応する各アドレスの
書き込み回数を更新し、その内容を合わせて記憶素子に
書き込むことによって、各アドレスごとに制御値を越え
て記憶素子へ嘗き込むことを未然に防止することを目的
とする。
問題点を解決するための手段
上記問題点を解決するために本発明の記憶素子の寿命判
定装置は、記憶素子の所定数のデータエリアの中で、書
き込み／読み出しされる任意データの格納されるデータ
エリアと、そのデータエリアに１対１で対応する書き込
み回数カウントエリアを設けることによって、各アドレ
スごとの書き込み回数を把握するという構成を備えたも
のである。
定装置は、記憶素子の所定数のデータエリアの中で、書
き込み／読み出しされる任意データの格納されるデータ
エリアと、そのデータエリアに１対１で対応する書き込
み回数カウントエリアを設けることによって、各アドレ
スごとの書き込み回数を把握するという構成を備えたも
のである。
作 用
本発明は上記した構成によって、記憶素子への書き込み
回数合計だけではなく各アドレスごとに独立して書き込
み回数を把握できるため、その記憶素子で定められてい
る寿命を最大限に生かすことになる。例えば、あるアド
レスへの書き込み回数だけが制限数を越えた場合、該当
するデータエリア及びカウントエリアのみを記憶素子内
の未使用エリアに切り換えたり、警報を発することがで
きる。
回数合計だけではなく各アドレスごとに独立して書き込
み回数を把握できるため、その記憶素子で定められてい
る寿命を最大限に生かすことになる。例えば、あるアド
レスへの書き込み回数だけが制限数を越えた場合、該当
するデータエリア及びカウントエリアのみを記憶素子内
の未使用エリアに切り換えたり、警報を発することがで
きる。
実施例
以下、本発明の実施例を添付図面にもとすいて説明する
。、第１図は記憶素子の寿命判定装置を示すブロック図
であり、第２図は記憶素子のメモリマツプ図である。例
えばｎ個あるデータエリアに対し、各々のデータエリア
の一部をカウントエリアに割りあてるものとする。すな
わち各アドレスＡｉ（ｉ二１．ｎ）にはデータＤｉおよ
び書き込み回数Ｃｉが複合された構成で格納されている
。
。、第１図は記憶素子の寿命判定装置を示すブロック図
であり、第２図は記憶素子のメモリマツプ図である。例
えばｎ個あるデータエリアに対し、各々のデータエリア
の一部をカウントエリアに割りあてるものとする。すな
わち各アドレスＡｉ（ｉ二１．ｎ）にはデータＤｉおよ
び書き込み回数Ｃｉが複合された構成で格納されている
。
まずＣＰＵ１が記憶素子２のアドレスＡｔにデータＤ
ｉ’の書き込みをする必要が生じた七きの処理を第３図
フローチャートにしたがって説明する。
ｉ’の書き込みをする必要が生じた七きの処理を第３図
フローチャートにしたがって説明する。
ＣＰＵ１はリード／ライト制御装置３に対し、アドレス
Ａｔを指定して読み出し要求信号ＤＲを送出する。次に
記憶素子２は、リード／ライト制御装置３からこの要求
信号を受け、以前からアドレスＡｔに格納されているデ
ータＤｉｉｅ込み回数Ｃｉの内容をリード／ライト制御
装置３に受は渡す。そこでＣＰＵ１はこれを読み取りデ
ータＤｉを新たに書き込みたい内容Ｄｉ’に置きかえる
とともに、書き込み回数Ｃｉのカウントデータをインク
リメントしてｃｉ’とすム（Ｃｉ’＝Ｃｉ＋１）このよ
うに新たにアドレスＡｉに格納すべきデータＤ（および
書き込み回数Ｃｉ’の内容を構成して、ＣＰＵ１はリー
ド／ライト制御装置３に書き込み要求信号ＷＲを送出す
る。これを受けてリード／ライト制御装置３は記憶素子
２のアドレスＡｔに対し新たに構成された内容（Ｄｉ’
およびＣｉ’）を書き込む。ところで、もしＣＰＵ１が
データＤｔおよび書き込み回数Ｃｉの内容を読み出した
時点で書き込み回数Ｃｉが制限値に達していた場合は、
Ａｔデータエリアは抹消し警報装置６によって外部に報
知する等の異常処理に入るものである。ここで書き込み
回数Ｃｉの更ｆｆｒ（インクメント）は、毎回の書き込
み動作ごとではなく、例えば１０回や１００回に１度行
なうものとしてもよい。
Ａｔを指定して読み出し要求信号ＤＲを送出する。次に
記憶素子２は、リード／ライト制御装置３からこの要求
信号を受け、以前からアドレスＡｔに格納されているデ
ータＤｉｉｅ込み回数Ｃｉの内容をリード／ライト制御
装置３に受は渡す。そこでＣＰＵ１はこれを読み取りデ
ータＤｉを新たに書き込みたい内容Ｄｉ’に置きかえる
とともに、書き込み回数Ｃｉのカウントデータをインク
リメントしてｃｉ’とすム（Ｃｉ’＝Ｃｉ＋１）このよ
うに新たにアドレスＡｉに格納すべきデータＤ（および
書き込み回数Ｃｉ’の内容を構成して、ＣＰＵ１はリー
ド／ライト制御装置３に書き込み要求信号ＷＲを送出す
る。これを受けてリード／ライト制御装置３は記憶素子
２のアドレスＡｔに対し新たに構成された内容（Ｄｉ’
およびＣｉ’）を書き込む。ところで、もしＣＰＵ１が
データＤｔおよび書き込み回数Ｃｉの内容を読み出した
時点で書き込み回数Ｃｉが制限値に達していた場合は、
Ａｔデータエリアは抹消し警報装置６によって外部に報
知する等の異常処理に入るものである。ここで書き込み
回数Ｃｉの更ｆｆｒ（インクメント）は、毎回の書き込
み動作ごとではなく、例えば１０回や１００回に１度行
なうものとしてもよい。
また第２図のメモリマツプのように一つのアドレスＡｔ
のデータエリア内の構成をデータＤｉ部分と書き込み回
数Ｃｉ部分′に分割するのではなく、例えば第４図のメ
モリマツプに示すように、２つのアドレスＡ２ｉ １
．Ａ２１（ｉ＝１〜ｎ／２）のデータエリアを各々デー
タＤｉ部分、書き込み回数Ｃｉ部分に対応させる方法も
考えられる。
のデータエリア内の構成をデータＤｉ部分と書き込み回
数Ｃｉ部分′に分割するのではなく、例えば第４図のメ
モリマツプに示すように、２つのアドレスＡ２ｉ １
．Ａ２１（ｉ＝１〜ｎ／２）のデータエリアを各々デー
タＤｉ部分、書き込み回数Ｃｉ部分に対応させる方法も
考えられる。
上記構成において各アドレスに任意に書き込まれるデー
タのエリアとその書き込み回数カウントエリアが１対１
に対応しているため、記憶素子内のアドレスごとの寿命
判定がなされるよう作用し、その記憶素子で定められて
いる寿命を最大限に生かすことができるという効果があ
る。
タのエリアとその書き込み回数カウントエリアが１対１
に対応しているため、記憶素子内のアドレスごとの寿命
判定がなされるよう作用し、その記憶素子で定められて
いる寿命を最大限に生かすことができるという効果があ
る。
発明の効果
以上のように本発明の記憶素子の寿命判定装置によれば
、アドレスごとに書き込み回数が記憶素子の寿命に達し
たことを自動的に＃４Ｊ定するような構成としたことに
より、記憶素子の書き込み回数の制限値を気にしないで
システムを構築することができるため′、このような記
憶素子を用いたシステム全体の動作安定性、信頼性を向
上できるという効果がある。
、アドレスごとに書き込み回数が記憶素子の寿命に達し
たことを自動的に＃４Ｊ定するような構成としたことに
より、記憶素子の書き込み回数の制限値を気にしないで
システムを構築することができるため′、このような記
憶素子を用いたシステム全体の動作安定性、信頼性を向
上できるという効果がある。
第１図は本発明の一実施例における記憶素子の寿命′ｌ
！Ｉノ定装置のブロック図、第２図は同装置の記憶素子
内のメモリマツプ図、第３図は同寿命！ｌ！ＩＪ定処理
のフローチャートへ１第４図は回能のス施例における記
憶素子内のメモリマツプ図、第５図は従来の記憶素子の
寿命判断装置のブロック図、第６図は従来の記憶素子内
のメモリマツプ図である。 １・・・・・・ＣＰＵ、２・・・・・・記憶素子、３・
・・・・・リード／ライト制御装置、４・・・・・・警
報装置。
！Ｉノ定装置のブロック図、第２図は同装置の記憶素子
内のメモリマツプ図、第３図は同寿命！ｌ！ＩＪ定処理
のフローチャートへ１第４図は回能のス施例における記
憶素子内のメモリマツプ図、第５図は従来の記憶素子の
寿命判断装置のブロック図、第６図は従来の記憶素子内
のメモリマツプ図である。 １・・・・・・ＣＰＵ、２・・・・・・記憶素子、３・
・・・・・リード／ライト制御装置、４・・・・・・警
報装置。
Claims (1)
- 書き込み回数に制限がある記憶素子と、この記憶素子
にデータを書き込んだり、この書き込んだデータを読み
み出したりするためのリード／ライト制御装置と、前記
記憶素子にデータの書き込みに際し、各データの格納さ
れるアドレスごとに書き込み回数を付与したデータ構成
で、前記リード／ライト制御装置に書き込み指示を与え
、前記記憶素子の各データごとの書き込み回数が制限値
に達したか否かを判断する中央演算処理装置と、前記中
央演算処理装置に接続され、書き込み回数が制限値に達
した場合、外部に報知する警報装置とを備えた記憶素子
の寿命判定装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62269608A JPH01112600A (ja) | 1987-10-26 | 1987-10-26 | 記憶素子の寿命判定装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62269608A JPH01112600A (ja) | 1987-10-26 | 1987-10-26 | 記憶素子の寿命判定装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01112600A true JPH01112600A (ja) | 1989-05-01 |
Family
ID=17474727
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62269608A Pending JPH01112600A (ja) | 1987-10-26 | 1987-10-26 | 記憶素子の寿命判定装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01112600A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0478946A (ja) * | 1990-07-20 | 1992-03-12 | Nec Corp | メモリーの監視方式 |
| JPH04271098A (ja) * | 1991-02-25 | 1992-09-28 | Fuji Photo Film Co Ltd | メモリカードにおけるデータ記録方法およびメモリカードシステム |
| US5815440A (en) * | 1992-12-03 | 1998-09-29 | Fujitsu Limited | Semiconductor memory device with electrically controllable threshold voltage |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS626499A (ja) * | 1985-07-03 | 1987-01-13 | Fuji Electric Co Ltd | Ｅｅｐｒｏｍの寿命監視方式 |
-
1987
- 1987-10-26 JP JP62269608A patent/JPH01112600A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS626499A (ja) * | 1985-07-03 | 1987-01-13 | Fuji Electric Co Ltd | Ｅｅｐｒｏｍの寿命監視方式 |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0478946A (ja) * | 1990-07-20 | 1992-03-12 | Nec Corp | メモリーの監視方式 |
| JPH04271098A (ja) * | 1991-02-25 | 1992-09-28 | Fuji Photo Film Co Ltd | メモリカードにおけるデータ記録方法およびメモリカードシステム |
| US5815440A (en) * | 1992-12-03 | 1998-09-29 | Fujitsu Limited | Semiconductor memory device with electrically controllable threshold voltage |
| US6288945B1 (en) | 1992-12-03 | 2001-09-11 | Fujitsu Limited | Nonvolatile semiconductor memory device having electrically and collectively erasable characteristics |
| US6414874B2 (en) | 1992-12-03 | 2002-07-02 | Fujitsu Limited | Nonvolatile semiconductor memory device having electrically and collectively erasable characteristics |
| US6563738B2 (en) | 1992-12-03 | 2003-05-13 | Fujitsu Limited | Nonvolatile semiconductor memory device having electrically and collectively erasable characteristics |
| US6611464B2 (en) | 1992-12-03 | 2003-08-26 | Fujitsu Limited | Nonvolatile semiconductor memory device having electrically and collectively erasable characteristics |
| US6618288B2 (en) | 1992-12-03 | 2003-09-09 | Fujitsu Limited | Nonvolatile semiconductor memory device having electrically and collectively erasable characteristics |
| US6646920B2 (en) | 1992-12-03 | 2003-11-11 | Fujitsu Limited | Nonvolatile semiconductor memory device having electrically and collectively erasable characteristics |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR970001201B1 (ko) | 메모리 카드 장치 | |
| JP3122201B2 (ja) | メモリカード装置 | |
| JPS62200600A (ja) | 記憶素子の寿命判定装置 | |
| JPH0312395B2 (ja) | ||
| JP3122222B2 (ja) | メモリカード装置 | |
| JPH03252993A (ja) | Ｅ↑２ｐｒｏｍの情報書込み装置 | |
| JP3222083B2 (ja) | 共有メモリ制御装置 | |
| JPH01112600A (ja) | 記憶素子の寿命判定装置 | |
| JPH10506212A (ja) | メモリ管理 | |
| JPH01290040A (ja) | ディジタル信号切換回路 | |
| KR100259073B1 (ko) | 플래쉬 메모리의 오류 처리 장치 | |
| JPH0814807B2 (ja) | 記憶システム | |
| JPS607529A (ja) | バツフアメモリ装置 | |
| JPH0217549A (ja) | データ処理装置 | |
| JPH0520474A (ja) | １チツプマイクロコンピユータ | |
| JPH05128016A (ja) | 不揮発性半導体記憶装置 | |
| JPH0636579A (ja) | メモリアクセス制御方法およびその装置 | |
| JP3655658B2 (ja) | 数値制御装置 | |
| JPH0573404A (ja) | シングルチツプマイクロコンピユータ | |
| JPH06131899A (ja) | 半導体記憶装置 | |
| US20070033452A1 (en) | Method and circuit arrangement for detecting errors in a data record | |
| JPH01188959A (ja) | 情報履歴記憶装置 | |
| JPH0341538A (ja) | 主記憶装置 | |
| JPS59139199A (ja) | 記憶保護方式 | |
| JPH02302855A (ja) | メモリ制御装置 |