JPH0537384A - アナログ−デジタル・エンコーダ - Google Patents

Abstract

(57)【要約】 【目的】 高い忠実度でアナログ−デジタル変換を行
う。 【構成】 アナログ−デジタル・エンコーダのフィード
バック回路中にスペクトル・ティルタ２４を入れる。ス
ペクトル・ティルタ２４は、ある周波数において１８０
°より大きな位相遅れを有している。またスペクトル・
ティルタは位相遅れを１８０°未満に減少させる手段を
備えている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はアナログ−デジタル・エ
ンコーダに関し、特にデルタ変調を用いる改善されたア
ナログ−デジタル・エンコーダに関するものである。

【０００２】

【従来の技術】種々の物理的現象を高い精度で検出する
ための装置は、商業，工業，科学及び軍事用の広い範囲
に亘って用いられている。これらの装置の多くは、検出
したアナログ・データを該データのダイナミックレン
ジ，分解能，位相及び直線性を減じることなく、送信し
て処理することができるデジタルデータに変換する。そ
してこれらの装置において、検出器（例えば、マイクロ
フォン，ハイドロフォン，地中聴音機，光検出器，赤外
線検出器，影像スキャナー，磁器検出器等）から供給さ
れるアナログ信号は、例えば前置増幅器，イコライザ，
制御利得回路，アンティ・エイリアス・フィルタ（Anti
-alias filter ：誤った情報を排除するフィルタであ
る），サンプル保持回路等からなる電気的な信号調整装
置によって、デジタル化のための調整が行なわれてい
る。このようにして調整されたアナログ信号は、アナロ
グ−デジタル・エンコーダ（以下Ａ／Ｄエンコーダと云
う。）によってデジタル信号に変換される。このような
装置においてデータの忠実度を制限し装置の性能を低下
させる主たる原因は、Ａ／Ｄエンコーダや信号調整用電
気装置によってデータ信号内に発生させられるひずみや
ノイズである。

【０００３】これらの装置の殆どにおいて、Ａ／Ｄエン
コーダとこれらに対応して設けられる信号調整用回路と
により得られる最良の忠実度は、信号対ひずみ比（ＳＤ
Ｒ）で90− 100dBである。Ａ／Ｄエンコーダの忠実度を
測定するものとして一般的に用いられるような単一の測
定の方法はない（これはＡ／Ｄエンコーダが用いられる
環境や装置が、種々雑多なためである）。しかしなが
ら、後述するように信号対ひずみ比は、広い範囲のＡ／
Ｄ装置において忠実度を正確に測定し得る手段になる。

【０００４】信号対ひずみ比には、直流残留偏差，目盛
係数の誤差，又は位相遅れのひずみなどは含まれていな
い。信号対ひずみ比ＳＤＲは以下に定義されるように、
次のようなノイズや実施上の事項、即ち非直線性（直線
性），調波ひずみ，相互変調ひずみ，量子化ノイズ，そ
の他すべてのノイズ（ジョンソン雑音［Johnson ］，ガ
ウス雑音［Gaussian］），クリッピング，ダイナミック
レンジ（瞬時値，二調波［two tone］），分解能及び単
音調を含むものである。上記リストから明らかなよう
に、信号対ひずみ比（ＳＤＲ）は、Ａ／Ｄエンコーダの
忠実度の測定に相応した多くの事情を考慮している。

【０００５】信号対ひずみ比ＳＤＲを決定するために
は、Ａ／Ｄエンコーダに入力される検出アナログ信号の
スペクトル内の最大周波数である最大信号周波数Fms が
仮定される。そして、２つのサイン波トーン（最大信号
周波数Fms の71％と83％の周波数をそれぞれ有し且つ等
しい振幅を有している）を混合し、これをＡ／Ｄエンコ
ーダの入力に入力テストとして供給する。Ａ／Ｄエンコ
ーダの出力はスペクトル分析され、ひずみ電力は入力テ
スト信号の２つの周波数におけるエネルギとゼロ周波数
におけるエネルギとを除いたゼロ周波数から最大信号周
波数までのＡ／Ｄエンコーダの出力電力の全ての総計と
して定義される。（ゼロ周波数と上記２つのテスト信号
の周波数の測定から除外されたノイズを見積って、測定
したひずみ電力に加えている。）信号電力に相当するサ
イン波は、Ａ／Ｄエンコーダの出力で測定した、入力テ
スト信号中の２つのトーンの実行値振幅（ＲＭＳamplit
udes）の総計の自乗として定義される。（信号電力に相
当するサイン波のこの定義は、実際の２トーン・テスト
信号と同じピーク−ピーク振幅を有する単一トーン・テ
スト信号の電力を表わしている。）信号対ひずみ比（Ｓ
ＤＲ）は、入力信号の強さが変化する場合に得られる、
先に定義した信号電力に相当するサイン波と先に定義し
たひずみ電力との最大比として定義され、この信号対ひ
ずみ比は通常デシベル（dB）で表わされる。サンプル・
ホールド回路をＡ／Ｄエンコーダの前に置く必要のある
Ａ／Ｄエンコーダでは、信号対ひずみ比ＳＤＲはサンプ
ル・ホールド回路とＡ／Ｄエンコーダとを組合せた状態
で測定する。

【０００６】

【発明が解決しようとする課題】アナログ−デジタル変
換方法には、多くの範疇（クラス）があるがその中には
下記のものが含まれている。

【０００７】 1.積分及び計数法（Integrate and count ） 電圧−周波数及び計数法 2.連続近似法（Successive Approximation） 3.デルタ変調 デルタ・シグマ・変調 4.フラッシュ変換（Flash Conversion） 5.ジョセフソン結合素子法 （Josephson Junction Devices） 上記クラス１のエンコーダ（積分及び計数と電圧−周波
数及び計数）は非常に速度が遅く、このエンコーダは測
定されるアナログ信号が一定不変であると仮定されるデ
ジタル電圧計やデジタル・マルチメータに主に用いられ
ている。

【０００８】クラス２のエンコーダ（連続近似）は、抵
抗（又は容量）比が時間と温度とともに変動するため、
信号対ひずみ比を90− 100dB以上に保つことができな
い。そしてこの種のエンコーダは成分比に対し非常に高
い感度を有しており、また殆どの装置においてエンコー
ダの前にサンプル・ホールド回路及びアンチ・エイリア
ス・フィルタを必要とする。したがってこのような追加
回路は、システムに大きなひずみを加えることになる。
クラス２のエンコーダはこのような欠点を有しているも
のの、このエンコーダは上記５つのクラスのエンコーダ
の中で広範囲の装置に用いられるものとしては最もよい
性能を有している。

【０００９】クラス３のエンコーダ（デルタ変調及びデ
ルタ・シグマ変調）は、非常に大量のデータを発生す
る。例えば、 120dBの信号対ひずみ比を得るためには、
このクラスのエンコーダの一つの積分器の動作で最大信
号周波数（Fms ）における入力信号の１サイクル当り2
0,000ビットを発生する。真の情報内容に対してこのよ
うに出力データ伝送速度が高いと、データの処理，記
憶，伝送に面倒で困難な問題が生じる。またこのクラス
のエンコーダの信号対ひずみ比ＳＤＲは、いわゆる“粒
状ノイズ（granular noise）”（量子化ノイズの形をと
っている）のノイズ層（noise floor ）によって支配さ
れている。そしてこのクラスのエンコーダを１つの積分
器で構成したものでは、入力信号の最大周波数に対する
エンコーダの出力ビット速度を倍加するたびに、 9dBの
粒状ノイズの減少と 9dBの信号対ひずみ比ＳＤＲを得る
ことができるにすぎない。したがって、必要なビット速
度は、信号対ひずみ比ＳＤＲの増加と共に指数関数的に
大きくなる。このように指数関数的にビット速度が大き
くなるので、このクラスのエンコーダは信号対ひずみ比
の低い用途に最も適している。このクラスのエンコーダ
で二段積分を行なえば、ビット速度の１倍加当り15dBの
信号対ひずみ比の増加を達成できるので、このようにす
れば中程度の信号対ひずみ比の用途に用いることができ
る。しかしながら、二段積分を用いた場合でも、 100dB
又はそれ以上の信号対ひずみ比を必要とする用途に用い
るときには、出力ビット速度を実現不可能なほど高くす
る必要がある。

【００１０】クラス４のエンコーダ（フラッシュ変換）
は、信号対ひずみ比を6dB増大させるたびにフラッシュ
変換器の構成の複雑さを倍加しなければならないため、
信号対ひずみ比の低い装置（約60dB）に限定される。し
たがって、フラッシュ変換器は信号対ひずみ比ＳＤＲの
高い（ 100dB又はそれ以上）装置には適さないが、帯域
幅が非常に高い信号には最も適している。

【００１１】クラス５のエンコーダ（ジョセフソン接合
素子）は、現在は商業的には使用されていない。この素
子はジョセフソン接合のユニークな量子化特性に基づい
て非常に早い速度で且つ正確に動作する。しかしなが
ら、このエンコーダは、絶対零度の 7度以内に素子の温
度を保つための冷却装置が必要となるため、特殊な用途
にのみ適するものである。

【００１２】このように、この技術分野においては、高
い信号対ひずみ比と、信号周波数の帯域幅に対して低い
データ速度（data rate ）とを有し、粒状ノイズの量の
少ないアナログ−デジタル・エンコーダが必要とされて
いる。

【００１３】本発明の目的は、従来のエンコーダの欠点
を解決するアナログ−デジタル・エンコーダを提供する
ことにある。

【００１４】特に、本発明の目的は、少なくとも 120dB
の信号対ひずみ比を有するアナログ−デジタル・エンコ
ーダを提供することにある。

【００１５】本発明の他の目的は、従来の或るアナログ
−デジタル・エンコーダで必要とされていたサンプル・
ホールド回路，アンチ・エイリアス・フィルタ及び制御
利得増幅器を設ける必要性を無くして、信号調整の誤り
を減少させ価格を低下させたアナログ−デジタル・エン
コーダを提供することにある。

【００１６】更に本発明の他の目的は、従来のデルタ変
調エンコーダよりデータ出力速度が低く、同じ周波数帯
において信号対ひずみ比性能の優れたアナログ−デジタ
ル・エンコーダを提供することにある。

【００１７】

【課題を解決するための手段】本発明は、アナログ入力
信号をデジタル出力に変換するアナログ−デジタル・エ
ンコーダにおいて、前記アナログ入力信号を受信し且つ
アナログ振動信号を発生するアナログ・サマー手段と、
該アナログ・サマー手段に接続されて前記アナログ振動
信号を受信し且つ平滑されたアナログ信号を出力するス
ペクトル・ティルタと、該スペクトル・ティルタに接続
されて前記平滑されたアナログ信号を受信し且つ前記デ
ジタル出力を発生するコンバータ手段と、該コンバータ
手段と前記アナログ・サマー手段とに接続されて内部ア
ナログ信号を発生させ且つ該内部アナログ信号を前記ア
ナログ・サマー手段に供給することにより前記デジタル
出力の内容を前記アナログ・サマー手段にフィードバッ
クするフィードバック手段とを備えてなり、前記アナロ
グ・サマー手段が前記アナログ入力信号と前記内部アナ
ログ信号とを加算して前記アナログ振動信号とし、スペ
クトル・ティルタはある周波数においては１８０°より
大きな位相遅れを有しており、しかも位相遅れを１８０
°未満に減少させる手段を備えていることを特徴とす
る。

【００１８】

【作用】本発明のアナログ−デジタル・エンコーダは、
以下に述べるように多くの新規な特徴と利点を有してい
る。本発明のアナログ−デジタル・エンコーダは、全く
新規な方法のデルタ変調技術を用いる改善されたデルタ
変調エンコーダ（ＥＤＭＥ）である。本発明の改善され
たデルタ変調エンコーダは、約 300Hzから 300ＫHzの範
囲の帯域幅の信号において、従来よりも精確で直線性が
高く、ダイナミック・レンジが広く且つ信号対ひずみ比
を高くして、Ａ／Ｄ変換を行なうことができる。また、
本発明によれば上記の範囲に亘って、少なくとも 120dB
の信号対ひずみ比性能を得ることができる。ちなみに、
次に優れているとされるＡ／Ｄ変換（連続近似）による
同範囲における信号対ひずみ比は90− 100dBまでであ
る。更に本発明の改善されたデルタ変調エンコーダの信
号対ひずみ比は、連続近似エンコーダのひずみ比によ
り、時間及び温度に対して安定性がある。 300Hz以下の
信号帯域幅でも、改善されたデルタ変調エンコーダの優
れた信号対ひずみ比は、従来のデルタ変調エンコーダ及
びデルタ・シグマ変調エンコーダに匹敵する。しかし、
本発明の改善されたデルタ変調エンコーダは上記２つの
エンコーダのいずれよりも出力ビット速度が低い。また
本発明の改善されたデルタ変調エンコーダを連続近似エ
ンコーダと置き換えれば、アンチ・エイリアス・フィル
タやサンプル・ホールド回路が必要なくなるため、装置
の寸法，電力及び価格を減ずることができる。更に改善
されたデルタ変調エンコーダを用いた装置の全体では、
連続近似エンコーダを用いた装置より、非積分のアナロ
グ・コンポーネントが少くてすむ。また、改善されたデ
ルタ変調エンコーダの出力を複号するために用いられる
デコーダは、従来のデルタ変調エンコーダとデルタ・シ
グマ変調エンコーダを除く、他のＡ／Ｄエンコーダ用の
デコーダと比べて価格が大変に安い。この特徴は、将来
デジタルオーディオの高忠実度録音に有益な可能性があ
る。デジタル・ハイ−ファイ・レコード用のプレイヤで
は、デコーダを必要とするので、本発明の改善されたデ
ルタ変調エンコーダによりレコードにコードを記録すれ
ば、プレイヤの価格を下げることができる。

【００１９】本発明の改善されたデルタ変調エンコーダ
では、スペクトル・ティルタ（Spectrum tilter ：ある
入力振動信号に対応する周波数応答を有するフィルタ）
を備えており、従来のデルタ変調及びデルタ・シグマ変
調エンコーダでは必要であるとされている実現不可能な
高いビット速度とすることなしに、このスペクトル・テ
ィルタにより本発明のエンコーダに非常に高い忠実度の
Ａ／Ｄエンコーディング（少なくとも 120dBの信号対ひ
ずみ比）を達成させることができる。例えば、本発明の
改善されたデルタ変調エンコーダでは、１つの積分器に
より行なわれるデルタ変調エンコーダやデルタ・シグマ
変調エンコーダにおいて必要とされるクロック速度（cl
ock rate）の略 1/100で高い忠実度（少なくとも 120dB
の信号対ひずみ比）を達成する。また、本発明の改善さ
れたデルタ変調エンコーダによれば、二段積分器による
デルタ変調エンコーダやデルタ・シグマ変調エンコーダ
で必要とされるクロック速度より低いクロック速度で高
い忠実度を達成する。

【００２０】改善されたデルタ変調エンコーダの出力
は、一般的なデジタル・フィルタ技術を用いてデジタル
処理がなされる。従来のＡ／Ｄエンコーディングで通常
行なわれている等化（equalization）やバンド制限のよ
うな信号調整は、改善されたデルタ変調エンコーダによ
るエンコーダ処理の後にデジタル的に行なわれる。改善
されたデルタ変調エンコーダにプログラム可能なデジタ
ル後処理装置を設ければ、プログラム可能な信号調整を
備えたエンコーダを提供することができる。このよう
に、信号調整をデジタルの領域に移行させる方法は、ア
ナログで信号調整するよりも更に精度及び安定性のよい
信号調整を可能にする。また、これは信号調整のプログ
ラム化を可能にする。改善されたデルタ変調エンコーダ
の高いダイナミック・レンジがこのような方法を可能に
している。改善されたデルタ変調エンコーダに接続され
るデジタル後処理装置は、そのデータ・フォーマット
（data format ）を下げたサンプル速度（sample rate
）における１サンプル・フォーム（sample form ）当
りのマルチ−ビット（multi-bit ）に変換する。いかな
る信号調整の後にもサンプル速度は存在するので、サン
プル速度は信号のためのナイキスト（Nyquist ）の判定
条件を満たさなければならない。デジタル後処理装置は
安定且つ正確な偽せ信号防止のフィルタ処理（anti-ali
as filtering）を行なうことができるので、後処理装置
に接続される改善されたデルタ変調エンコーダは、アナ
ログ・アンチ・エイリアス・フィルタにおける位相及び
利得ドリフト，ノイズ，位相遅れひずみ等を生じさせる
ことなしに、連続近似エンコーダの出力フォーマットと
同じ方法で動作することができる。

【００２１】改善されたデルタ変調エンコーダ出力の、
ビットが連続しており、ワード区域がなく（wordles
s）、且つ平等（democratic）であるという特質は、多
くの場合に利点がある。Ａ／Ｄエンコーダの出力が遠隔
測定されたり記憶される必要がある場合には、遠隔測定
通信路や記憶媒体は一般的にビットの連続フォーマット
（bit serial format）を有するので、この特質は装置
中の遠隔測定器や記録及び再生のハードウエアを簡単に
することができる。

【００２２】他の目的と利点は、添付の図面を参照しな
がら、以下に記載され請求される構成及び動作の詳細に
より明らかになるであろう。尚図面において同一部材に
は同一の符号が付してある。

【００２３】

【実施例】図１（ａ）は本発明の改善されたデルタ変調
エンコーダ１０のブロック図であり、アナログ・サマー
手段を構成するアナログ・サマー（加算器）２０はアナ
ログ入力信号と内部デコーダ２２によって発生させられ
る内部アナログ信号を合わせてアナログ振動信号又はア
ナログ誤差信号（analog dither signal）を発生する。
スペクトル・ティルタ（Spectrum tilter ）２４はアナ
ログ振動信号を処理して平滑したアナログ信号を発生す
る。普通の信号状態にあっては、スペクトル・ティルタ
２４は直流アナログ・フィルタとして機能する。１ビッ
トＡ／Ｄコンバータ２６は、好ましい実施例にあっては
コンバータであり、傾斜したアナログ信号の極性をデジ
タル信号に変換する。サンプリング回路２８はタイミン
グ発生器３０からのタイミング信号に従って、１ビット
Ａ／Ｄコンバータ２６のデジタル信号出力を周期的にサ
ンプリングする。したがって、このデジタル出力のビッ
ト速度はタイミング発生器３０により発生されるタイミ
ング信号によって決められる。サンプリング回路２８は
また、連続したビットの流れとして改善されたデルタ変
調エンコーダのデジタル出力を発生する。改善されたデ
ルタ変調エンコーダの出力はワード（word）区域のない
（この出力はどのようなサイズのワードとしても伝送さ
れ、また蓄積等されるが）連続したビットの流れであ
る。したがって改善されたデルタ変調エンコーダ１０
は、いかなる複号プロセスにおいても、ビットがそれぞ
れ等しい比重（weight）を有し且つ各ビットがそれぞれ
唯一の時間に処理可能なデジタル出力を発生する。これ
に反し、ＮビットのサンプリングＡ／Ｄエンコーダ（例
えば上述のクラス１，２，４及び５におけるＡ／Ｄエン
コーダ）では、１ワード当りＮビットで且つワード内に
ビットの順位のある特有なワード構成を有している。改
善されたデルタ変調エンコーダの出力にはワード構成が
必要ないので、出力の伝送，記録，蓄積，及び再生が簡
単である。なぜならば伝送又は記録媒体にワード境界情
報を含ませる必要がないからである。好ましい実施例で
は、サンプリング回路２８は１ビット・デジタル・サン
プラ又はフリップ・フロップから構成される。

【００２４】サンプリング回路２８のデジタル出力は内
部デコーダ２２にフィードバックされ、内部デコーダ２
２はタイミング発生器３０からタイミング信号を受信す
る。内部デコーダ２２は振幅基準器３２と１ビット・デ
ジタルーアナログ・コンバータ３４とから構成される。
この１ビット・デジタルーアナログ・コンバータはデジ
タル出力とタイミング発生器３０からのタイミング信号
とに基づいて内部アナログ信号を発生する。この内部ア
ナログ信号はデジタル出力の１ビット毎に１パルスが発
生させられるパルス信号である。特定のパルスの領域
（area）は、デジタル出力の対応するビットによって、
振幅基準器３２により与えられる２つの可能な値から決
定される。このアナログ入力信号は特定の周波数バンド
中のスペクトルの内容（spectral contents ）を有する
信号である。また、このアナログ入力信号は、先の周波
数バンドの外側にもスペクトルの内容を有することもで
きる。アナログ入力信号と内部アナログ信号は、アナロ
グ振動信号を作るために一緒に合わされる。所定の周波
数バンド内にあるアナログ信号の部分（複数）は、この
所定の周波数バンド内にある内部アナログ信号の部分
（複数）によってキャンセルされてしまう。この周波数
バンド内のアナログ振動信号のスペクトル内容は非常に
低い。フィードバック信号、即ち、内部アナログ信号は
所定の周波数バンドでは入力アナログ信号を追跡する。
これはその範囲ではスペクトル・ティルタが非常に高い
利得を有しているためである。図７を参照すると、これ
は実験にもとづいて描いたものであるが、スペクトル・
ティルタ２４の出力での平滑されたアナログ信号のスペ
クトルの形状は平坦である。これはアナログ振動信号の
スペクトルの形がスペクトル・ティルタ２４の周波数応
答を逆にしたものに極めて近似していることを表わして
いる。スペクトル・ティルタ２４は入力信号のスペクト
ル・バンド内において非常に高い利得を有しており、し
たがってアナログ振動信号はこの所定の周波数バンド中
においては非常に僅かなエネルギしか有していない。所
定のアナログ入力信号周波数バンド内においてアナログ
振動信号のスペクトル密度が低いことは、そのアナログ
入力信号の周波数バンド内においては、内部デコーダ２
２から出力される内部アナログ信号が正確にアナログ入
力信号を追跡することを意味する。内部デコーダ２２の
出力はサンプリング回路２８のデジタル出力から発生す
るので、デジタル出力はアナログ入力信号の正確なイメ
ージを再構成するのに十分な情報を含んでいる。

【００２５】改善されたデルタ変調エンコーダ１０の特
徴は、スペクトル・ティルタ２４内のティルトの程度
（スペクトル・ティルタの周波数応答の傾斜の程度）に
よって支配されることである。改善されたデルタ変調エ
ンコーダ１０の精度は、アナログ入力信号のスペクトル
・バンド内のスペクトル・ティルタの有効ゲインに比例
し、このスペクトル・バンド内のスペクトル・ティルタ
の有効ゲインはビット速度周波数Ｆ_BIT から 0.1Ｆ_BIT
付近におけるスペクトル・ティルタの有効ゲインと区別
されている。

【００２６】図５を参照すると、図１について先に述べ
た種々の信号が示してある。図５の列ａはタイミング発
生器３０からサンプリング回路２８へ伝送されるタイミ
ング信号を示している。列ｂはタイミング発生器３０か
ら内部デコーダ２２内の１ビット・デジタル−アナログ
・コンバータ３４へ伝送されるタイミング信号を示して
いる。図５の列ｄはサンプリング回路２８から出力され
るデジタル出力信号を示している。図５の列ｃは“０”
と“１”のビットからなるデータ列を示しており、この
データ列はサンプリング回路２８から出力される出力信
号のデータ領域表示である。図５の列ａと列ｂに示され
るように、デジタル出力信号（例ｄ）のビット速度はタ
イミング信号（列ａ）によって決められている。図５の
列ｅは内部デコーダ２２内の１ビットＡ／Ｄコンバータ
３４によって発生させられる内部アナログ信号を示して
いる。列ｅに示されるように、内部アナログ信号はタイ
ミング信号（列ｂ）とデジタル出力信号（列ｃ）のデー
タ値とに従属するパルス信号である。

【００２７】改善されたデルタ変調エンコーダ１０の重
要な要素はスペクトル・ティルタ２４である。上記の通
り、スペクトル・ティルタは通常リニア・フィルタとし
て機能するため、スペクトル・ティルタ２４によって発
生される所望のティルト（周波数応答の傾き）はエンコ
ーダの負のフィードバックの安定性を害する位相遅れを
生じさせる。線形システム制御理論において、負のフィ
ードバックループを安定化するサム（thumb ）の法則
は、もし単一ループ・ゲイン周波数にいたるまでのあら
ゆる周波数において位相遅れが１８０°より小さけれ
ば、フィードバック・ループは安定であるとする。更に
正確にこの法則について述べれば、実際は、単一ループ
・ゲイン周波数未満ではいかなる位相遅れ（１８０°よ
り大きい場合を含む）があってもよいが、単一ループ・
ゲイン周波数においては位相遅れが１８０°より小さく
ならなければならないということである。即ち、低周波
数（単一ゲイン以下）での位相遅れが１８０°より大き
いときには、条件付きで安定なシステムが存在する。そ
れ故もし単一ループ・ゲイン周波数を位相遅れが１８０
°より大きい範囲まで下げるべくループ・ゲインを十分
に減少させると、システムは不安定になる。

【００２８】スペクトル・ティルタは略 0.1Ｆ_BIT から
Ｆ_BIT までの周波数領域において１８０°より小さな位
相遅れを有しており、且つ 0.1Ｆ_BIT 未満では１８０°
より十分に大きな位相遅れを有している。ティルト（ス
ペクトル・ティルタの周波数応答の傾き）は 0.1Ｆ_BIT
とＦ_BIT の間では小さい。0.1Ｆ_BIT からＦ_BIT 間での
範囲における位相遅れが比較的小さい場合には、改善さ
れたデルタ変調エンコーダのフィードバック・ループは
安定な動作モードにある。しかしながら、 0.1Ｆ_BIT よ
り下の周波数において位相遅れが１８０°より大きくな
ることは、改善されたデルタ変調エンコーダのフィード
バック・ループが、例えばフィードバック・ループ内に
異常に大きな信号を自己保持するような極限サイクル
（limit cycles）がある可能性を有していることを意味
する。そのため、スペクトル・ティルタ２４内に異常に
大きな信号が発生したときはいつでも、Ｆ_BIT より下の
すべての周波数において位相遅れを１８０°より小さく
するように、スペクトル・ティルタ２４がクリッパ回路
３６（図４参照）を有している。したがって、極限サイ
クルはスペクトル・ティルタ２４内の異常に大きな信号
により特性づけられるので、クリッパ３６は極限サイク
ルが残存しないようにする。このクリッパは非線形素子
であり、クリッパは位相遅れを減少させるに伴ってスペ
クトルの傾斜（spectral tilt ）を減少させるが、クリ
ッパはスペクトル・ティルタ２４の正常な動作には干渉
しない。なぜならば、改善されたデルタ変調エンコーダ
の正常な動作中にあっては、スペクトル・ティルタ２４
の信号レベルはクリッパ３６のスレッシュホールドより
下にあり、クリッパ３６は働かないからである。クリッ
パ３６は入力信号のスペクトル・バンド内の粒状ノイズ
を抑制する責を負うスペクトル・ティルトを大きくする
ことができる。クリッパ３６がないとすると、改善され
たデルタ変調エンコーダ１０は、電力停止時や該エンコ
ーダが電源に現われる過渡状態や、入力信号がフル・ス
チールを越える状態や、エンコーダに侵入する無線周波
数のエネルギのバースト（burst ）等の外乱に追随した
ときに取消し難い極限サイクルになる。

【００２９】図８は、本発明の改善されたデルタ変調エ
ンコーダのデジタル出力信号を複号するために用いられ
る外部デコーダの一実施例のブロック図を示している。
この外部デコーダは、１ビット・デジタル−アナログ・
コンバータ３３，振幅基準器３５及び低域フィルタ３７
とからなる。１ビットＤ／Ａコンバータ３３は、デジタ
ル入力ビットの流れ（改善されたデルタ変調エンコーダ
１０のデジタル出力と同じである。）を１ビット当り１
パルスに変換する。特定のパルスの領域は、振幅基準器
３５より得られる２つの可能な値から、デジタル出力の
対応するビット（即ち、デコーダへの入力ビットの流
れ）によって定められる。低域フィルタ３７は、スペク
トル的に最大信号周波数Fms に等しいか又はそれより小
さいパルス流の中のエネルギのすべてを通過させ、スペ
クトル的に最大信号周波数Fms より上のエネルギをフィ
ルタ処理する。１ビットＤ／Ａコンバータ３３から出力
されるパルス列は“振動信号又は誤差信号（dither sig
nal ）”が一緒に混合された“真の信号イメージ（true
signal image ）”から成っている。振動信号（dither
signal ）は固定したサイズのパルスのパルス列と真の
信号イメージとの間の差である。振動信号のエネルギの
殆んどがスペクトル的に最大信号周波数Fms より上にあ
るため、低域フィルタ３７は振動信号の殆んどをフィル
タ処理する。デコーダの出力は、スペクトル的に最大信
号周波数Fms 又はそれより下にある振動信号の部分だけ
を、ノイズとして含んでいる。

【００３０】尚、図８のデコーダはデルタ・シグマ変調
エンコーダにも用いることができるエンコーダである。
本発明の改善されたデルタ変調エンコーダがデルタ・シ
グマ変調エンコーダより性能が高いのは、改善されたデ
ルタ変調エンコーダ１０が、広範囲に亘って、スペクト
ル的に最大信号周波数Fms 又はそれより下にあるアナロ
グ振動信号の部分を減少させるからである。改善された
デルタ変調エンコーダでは、広範囲に亘って、アナログ
振動信号のスペクトルをティルティング（周波数応答の
傾斜を変えること）することによりこれを行なってお
り、その結果、信号通過バンドから多くのアナログ振動
信号ノイズを低域フィルタ３７によって除去している。

【００３１】１ビットＤ／Ａコンバータ３３から出力さ
れるパルス列内に存在する真の信号イメージは最大信号
周波数Fms 又はこれより下の周波数に制限されることは
なく、この信号イメージはアナログ入力信号の広いバン
ドイメージ（band image）である。この真の信号イメー
ジは改善されたデルタ変調エンコーダ出力のビット速度
の半分より下にスペクトル的に位置するアナログ入力信
号の全エネルギから成っている。ビット速度の半分まで
の周波数における入力エネルギはエイリアス（alias ）
されない（即ち、異なった周波数にシフトされることで
ある）。ビット速度の半分より上での入力エネルギはエ
イリアス（偽信号になる）されるが、この入力エネルギ
はその新しい周波数におけるエネルギの強さがその周波
数における振動信号の強さに匹敵するような大きさにな
るまで減少させられる。したがって、偽せ信号化（alia
sing）は本発明の改善されたデルタ変調エンコーダには
問題にならず、その結果、改善されたデルタ変調エンコ
ーダ１０はアンチ・エイリアス・フィルタ又はサンプル
・ホールド回路のいずれも必要としない。

【００３２】１ビットＤ／Ａコンバータ３３から出力さ
れるパルス列内の真の信号イメージは広いバンド・イメ
ージ（band image）を含み、且つ或る最大信号周波数Fm
s 又はそれ以下のスペクトル的なエネルギに限定される
ことがないので、最大信号周波数Fms の値は、デコーダ
（図８）内の低域フィルタ３７のカット・オフ周波数の
変化のみによっては変化されることはない。改善された
デルタ変調エンコーダ１０では最大周波数より上の周波
数の入力信号でも普通にエンコードするため、デルタ変
調エンコーダ１０は最大周波数を変更するように修正さ
れる必要がない。

【００３３】これに対し、本発明の改善されたデルタ変
調エンコーダ１０用のデコーダ（図８）では、デルタ変
調用デコーダが１ビットＤ／Ａコンバータ３３と低域フ
ィルタ３７との間に接続されるアナログ積分器を必要と
する。このデルタ変調エンコーダ用デコーダで必要とさ
れる積分器は、一方におけるデルタ変調エンコーダと、
他方におけるデルタ・シグマ変調エンコーダ若しくは改
善されたデルタ変調エンコーダ１０との間のいくつかの
特徴的な違いによって拘束されている。したがってデル
タ変調エンコーダでは大きな直流の不定状態を有し、入
力の直流部分を有効にエンコードすることができない。
これに反し、改善されたデルタ変調エンコーダ１０では
直流及び直流の信号をエンコードすることができる。ま
たデルタ変調エンコーダでは信号がある傾斜になると過
負荷状態となるが、改善されたデルタ変調エンコーダ１
０では、信号がある振幅になると過負荷状態になる。し
たがって、デルタ変調エンコーダにおいて可能な最大サ
イン波信号がサイン波の周波数に反比例するのに対し、
改善されたデルタ変調エンコーダ１０の可能な最大サイ
ン波信号は周波数には無関係である。よって、改善され
たデルタ変調エンコーダ１０では、スロープの制限や直
流の不定状態がないのでデルタ変調エンコーダより優れ
ている。

【００３４】図８に示されるデコーダは、改善されたデ
ルタ変調エンコーダ１０からの１サンプル入力当り１つ
のビット又は１サンプル出力当り複数のビット（multi-
bit）を有するデジタル低域フィルタとしてデジタル的
に動作することができ、また出力サンプル速度（sanple
rate ）をナイキストの判定条件の範囲内において、奪
取（即ち選択したサンプルを棄てる）によって減少させ
ることができる。特に、出力サンプル速度は、低域フィ
ルタのカット・オフ速度（cut-off rate）に従い約2.5F
msまで下げることができる。デジタル低域フィルタ及び
デシメータは、改善された変調エンコーダの出力をＮビ
ット・サンプリングＡ／Ｄエンコーダの出力コード又は
フォーマットに変換する。これはデジタル処理であるか
ら、データの信号対ひずみ比（ＳＤＲ）を保持するよう
に設計することもでき、また改善されたデルタ変調エン
コーダの出力は（信号対ひずみ比ＳＤＲを失うことな
く）、最小限実施可能なビット速度を持った広く使用さ
れるコードに変換される。

【００３５】図１（ｂ）は、本発明の改善されたデルタ
変調エンコーダの異なる実施例を示しており、特にスペ
クトル・ティルタ２４が第１のスペクトル・ティルタ２
４ａ及び第２のスペクトル・ティルタ２４ｂに分けられ
ている。スペクトル・ティルタ２４により発生させられ
る特別なティルト（周波数応答の傾き）は、負のフィー
ドバック・ループのどこに入れても、本発明の所望の特
徴を達成することができる。

【００３６】図２及び図３には、スペクトル・ティルタ
２４の一実施例を含む、改善されたデルタ変調エンコー
ダ１０の回路図が示してある。

【００３７】スペクトル・ティルタ２４は３つの積分回
路からなり、本実施例にあっては積分器３８と二段積分
器４０とによって構成されている。積分器３８は、コン
デンサ４３，抵抗４４，４６及び４８，演算増幅器５０
及び５２，及び積分用コンデンサ５４とから成る。抵抗
４４及び４６とコンデンサ４３とは、演算増幅器５０と
５２とが１つの高性能の演算増幅器として機能するよう
に組み合せるために用いられる。二段積分器４０は演算
増幅器５６及び５８，コンデンサ５５及び５７，抵抗５
９，６１，６３，６５及び６７及び積分用コンデンサ６
０及び６２とから成る。演算増幅器５６及び５８，抵抗
６５及び６７及びコンデンサ６７は、前述の増幅器５０
及び５２，抵抗４４及び４６並びにコンデンサ４３と同
様の方法で機能する。コンデンサ５５と抵抗６１とはビ
ット速度の周波数またはそれより上の周波数の付近で位
相を進ませる。抵抗６３は、複雑な周波数水準（freque
ncy plane ）内にゼロ応答を設け、二段積分器４０に二
段積分特性を付与している。クリッパ回路３６は４つの
ダイオード６４，６６，６８及び７０と抵抗６９とから
構成される。スペクトル・ティルタ２４の実施例につい
てみると、 0.1Ｆ_{BI T} より下での位相遅れは、２７０°
に近づく、なぜならば各積分用コンデンサ５４，６０及
び６２については９０°の位相遅れだからである。クリ
ッパ３６は、積分用コンデンサ６０及び６２の２つを有
効にバイパスすることにより１８０°の位相遅れを無く
す。したがって改善されたデルタ変調エンコーダ１０の
安定性が保たれる。

【００３８】１ビットＡ／Ｄコンバータ２６はコンパレ
ータ７２及び抵抗７４とから構成される。サンプリング
回路２８はフリップ・フロップ７６からなり、このフリ
ップ・フロップが抵抗７４を通してデジタル信号をまた
タイミング発生器３０からタイミング信号を受信し、更
に外１出力端子からデジタル出力を発生する。

【００３９】

【外１】

【００４０】タイミング発生器３０は、フリップ・フロ
ップ７８，８０，８２及び８４，ナンド・ゲート８６及
びインバータ８８から構成される。タイミング発生器３
０は以下に述べるような多数のタイミング信号を発生す
る。フリップ・フロップ７８は、図５の列ａに対応する
ような、タイミング信号をフリップ・フロップ７６から
なるサンプル回路２８に供給する。図５の列ｂに対応す
るような、残りのタイミング信号は内部デコーダ２２内
の１ビット・デジタル−アナログ・コンバータに供給さ
れる。

【００４１】１ビット・デジタル−アナログ・コンバー
タ３４はナンド・ゲート９０，９２及び９４を有してお
り、各ナンド・ゲートはタイミング発生器３０からタイ
ミング信号を受信する。またナンド・ゲート９０はフリ
ップ・フロップ７６からなるサンプリング回路２８から
のデジタル・データ出力を受信する。１ビット・デジタ
ル−アナログ・コンバータ３４は更にナンド・ゲート９
６及び９８とを有しており、該ナンド・ゲート９６及び
９８はスイッチング信号Ａ及びＢを出力する。好ましい
実施例によれば、１ビット・デジタル−アナログ・コン
バータ３４は充電ポンプ（chaege pump ）であり、更に
ＰチャンネルＪ型ＦＥＴ１００及び１０２を有してい
る。ＦＥＴ１００及び１０２はスイッチング信号Ａ及び
Ｂにより導通及び遮断される。充電ポンプ３４は更にト
ランジスタ１０４，１０６，１０８及び１１０からなる
はしご回路を有している。実施例においては、トランジ
スタ１０８は所定の定電流を供給する。トランジスタ１
１０６及び１１０は、交互に所定の定電流を流し、トラ
ンジスタ１１０を通して電流が流れると、電流は設置側
に向かい何の効果も有しない。トランジスタ１０６を通
して電流が流れると、電流はトランジスタ１０４を通っ
て流れ、この電流は更にスイッチング信号Ａ及びＢによ
って導通するトランジスタ１００又はトランジスタ１０
２のいずれかを通して流れるように切換えられる。トラ
ンジスタ１００を通して流れると接地側に向かうことに
なる。トランジスタ１０２が導通して、電流がトランジ
スタ１０６及び１０４を通して流れると、その電流はア
ナログ・サマー２０、本実施例ではアナログ・サマー２
０に供給されることになる。そして、直列に並んだトラ
ンジスタ１０８，１０６，１０４及び１０２を通って電
流が流れて、特定の長さのパルスのためアナログ・サマ
ー２０に供給されるときはいつでも、“１”ビットがデ
ジタル出力に現われる。トランジスタ１１０及び１０６
は所定の定電流をパルス状に切り、この電流はトランジ
スタ１０４及び１０６を通して間歇的に供給される。

【００４２】図６は図２及び図３に示した文字に対応す
る種々の信号を示すグラフである。そして図６は１ビッ
トの間のタイミング図であり、文字Ｋ（データ）はデー
タが変化する場所を示している。クロック信号ＣＫは１
ビット時間当り４サイクルを有している。タイミング信
号Ｄ及びＥは常にデータ信号の論理値のいかんに拘らず
同じである。タイミング信号Ｃは、常にビット時間の略
中間で下にさがるパルスである。タイミング信号が低い
ときには、電流パルスはトランジスタ１０４及び１０６
を通して流れ、トランジスタ１００及び１０２には電流
パルスが印加される。トランジスタ１００及び１０２に
電流パルスが印加されている間は、トランジスタ１００
及び１０２はデータによって切り換えられず、タイミン
グ信号Ａ及びＢがトランジスタ１００及び１０２を制御
する。したがって、トランジスタ１０４及び１０６から
与えられる各電流パルスは、その全部が接地側か合算接
続点２０に供給される。タイミング信号Ａ及びＢは、ス
イッチ１００及び１０２が動作する前に遮断状態又はブ
レーク（break ）が存在するように発生している。これ
は、信号Ａの両端部と信号Ｂの両端部とが互い違いにな
るようにすることによりできる。このようにすれば、両
信号は同時にロウになることはなく、したがってトラン
ジスタ１００と１０２とが同時に導通することはない。

【００４３】図４を参照すると、スペクトル・ティルタ
２４は、４つの積分回路を有しており、実施例では、こ
れらの積分回路は積分器１１２と三段積分器１１４とか
ら構成されている。積分器１１２は演算増幅器１２０と
積分用コンデンサ１２２とから構成されている。三段積
分器１１４は演算増幅器１２４，積分用コンデンサ１２
６，１２８及び１３０，並びに抵抗１３１，１３２，１
３４及び１３６から構成される。図２に示した実施例で
は、クリッパ回路３６は４つのダイオード１３８，１４
０，１４２及び１４４並びに抵抗１４５とから成ってい
る。合算器１４６はスペクトル・ティルタ２４を通って
通過する２つの信号を合算する。

【００４４】図４のスペクトル・ティルタ２４の実施例
では、 0.1Ｆ_BIT より下の位相遅れは３６０°に近づ
く、なぜならば、各積分用コンデンサ１２２，１２６，
１２８及び１３０について９０°の位相遅れだからであ
る。クリッパ回路３６は、コンデンサ１２６，１２８及
び１３０をバイパスさせて２７０°の位相遅れを無く
す。図４の実施例のリニア・フィルタの構成が合算器１
４６で接合する２つの並列信号路を有しているため、こ
の構成からスペクトル・ティルタの性能にいくつかの利
点を有している。 0.1Ｆ_BIT からＦ_BIT までの周波数範
囲において必要な位相限界（即ち、１８０°より下の位
相）を保持するが、合算器１４６内における２つの信号
路間の部分的干渉は、約 0.1Ｆ_BIT 以下で大きなスペク
トル・ティルトを実現させることができる。クリッパ３
６はスペクトル・ティルタ２４の高い位相遅れについて
のみ動作し、この並列信号路の構成は、低い位相遅れ辺
のクリップされる高い位相遅れ辺を越えた優性から、十
分に高い信号レベル条件において、低いすべての位相遅
れを保証する。

【００４５】本発明の改善されたデルタ変調エンコーダ
１０は、多くの異った方法でも実現できる。例えば、先
に示したスペクトル・ティルタ２４の実施例では３乃至
４つの積分回路を用いているが、クリッパ３６（数個の
クリッパでもよい）がＮ−１個（Ｎは３又はそれ以上の
整数）の積分用コンデンサの両端に接続されている限
り、スペクトル・ティルタの積分回路の数は所望の数
（Ｎ個）とすることができる。また、アナログ入力信号
は、スペクトル・ティルタ２４の内部の点またはその出
力において、改善されたデルタ変調エンコーダ１０のフ
ィードバック・ループに入力するようにしてもよい。更
に、図１（ａ）の合算器２０はいずれの入力において反
転するものであっても非反転のものであってもよく、ま
たフィードバック・ループ内の各部材（スペクトル・テ
ィルタ２４，１ビットＡ／Ｄコンバータ２６，サンプリ
ング回路２８及び１ビットＤ／Ａコンバータ３４）も反
転又は非反転のものであってもよい。唯一の制約は、フ
ィードバック・ゲインが負でなければならないことであ
り、その結果ループ中のいずれか１つを除く信号を任意
に選択すればよい。内部デコーダ２２に関しては、内部
デコーダ２２によって発生させられる２種類のパルス
は、高さ，幅，形，領域の大きさ及び標準ビット速度の
クロックに対応して発生する時間が異っている。このパ
ルスの１つは無効パルス、即ちパルスが無い場合にする
ことができ、また内部デコーダ出力上の基本ラインも零
にしなくてもよい。サンプリング回路２８の出力には、
デジタル処理装置の出力が内部デコーダ２２への入力又
はデジタル出力になるように、このデジタル処理装置を
入れることができる。

【００４６】本発明の多くの特徴及び利点は詳述した明
細書から明らかであり、またこれは本発明の真の精神及
び範囲内にあるシステムの特徴及び利点のすべてを包含
するように添付のクレームに記載されている。更に、多
くの修正及び変形は当業者に容易であり、図示し且つ説
明した実際の構成及び動作によって本発明が限定される
ものでなく、またすべての適宜の修正及び均等物は本発
明の範囲内にとどまるものである。

【００４７】

【発明の効果】本発明の改善されたデルタ変調エンコー
ダでは、スペクトル・ティルタを備えているので、従来
のデルタ変調及びデルタ・シグマ変調エンコーダで必要
であるとされている実現不可能な高いビット速度とする
ことなしに、このスペクトル・ティルタにより非常に高
い忠実度のＡ／Ｄエンコーディングを達成させることが
できる。また、本発明の改善されたデルタ変調エンコー
ダによれば、二段積分器によるデルタ変調エンコーダや
デルタ・シグマ変調エンコーダで必要とされるクロック
速度より低いクロック速度で高い忠実度を達成すること
ができる。

【図面の簡単な説明】

【図１】（ａ）は本発明の改善されたデルタ変調エンコ
ーダの実施例のブロック図、（ｂ）は本発明の改善され
たデルタ変調エンコーダの異なる実施例のブロック図で
ある。

【図２】図１（ａ）のスペクトル・ティルタ２４の第１
の実施例を含む、図１（ａ）に示される改善されたデル
タ変調エンコーダを構成する回路図である。

【図３】図１（ａ）のスペクトル・ティルタ２４の第１
の実施例を含む、図１（ａ）に示される改善されたデル
タ変調エンコーダを構成する回路図である。

【図４】図１（ａ）のスペクトル・ティルタ２４の第２
の実施例の回路図である。

【図５】図１（ａ）に関連して示された種々の信号を示
してなるタイミング図である。

【図６】図２及び図３に関連して示された種々の信号を
示してなるタイミング図である。

【図７】図１（ａ）のスペクトル・ティルタ２４に得ら
れる内部アナログ振動信号のスペクトル密度とスペクト
ル・ティルタ２４の利得を示すグラフである。

【図８】図１（ａ）の改善されたデルタ変調エンコーダ
のデジタル出力を復号するために用いることができるデ
コーダの一実施例を示すブロック図である。

【符号の説明】

１０…デルタ変調エンコーダ、２０…アナログ・サマ
ー、２２…内部デコーダ、２４…スペクトル・ティル
タ、２８…サンプリング回路、３０…タイミング発生
器、３２…振幅基準器、３４…デジタル−アナログ・コ
ンバータ。

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成３年７月２２日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】特許請求の範囲

【補正方法】変更

【補正内容】

【特許請求の範囲】

Claims (23)

【特許請求の範囲】
1. 【請求項１】 アナログ入力信号をデジタル出力に変換
   するアナログ−デジタル・エンコーダにおいて、前記ア
   ナログ入力信号を受信し且つアナログ振動信号を発生す
   るアナログ・サマー手段と、該アナログ・サマー手段に
   接続されて前記アナログ振動信号を受信し且つ平滑され
   たアナログ信号を出力するスペクトル・ティルタと、該
   スペクトル・ティルタに接続されて前記平滑されたアナ
   ログ信号を受信し且つ前記デジタル出力を発生するコン
   バータ手段と、該コンバータ手段と前記アナログ・サマ
   ー手段とに接続されて内部アナログ信号を発生させ且つ
   該内部アナログ信号を前記アナログ・サマー手段に供給
   することにより前記デジタル出力の内容を前記アナログ
   ・サマー手段にフィードバックするフィードバック手段
   とを備えてなり、前記アナログ・サマー手段が前記アナ
   ログ入力信号と前記内部アナログ信号とを加算して前記
   アナログ振動信号とし、前記スペクトル・ティルタはあ
   る周波数において１８０°より大きな位相遅れを有して
   おり、しかも前記スペクトル・ティルタは位相遅れを１
   ８０°未満に減少させる手段を備えていることを特徴と
   するアナログ−デジタル・エンコーダ。
2. 【請求項２】 前記スペクトル・ティルタが、前記アナ
   ログ・サマー手段に接続された第１の積分回路と、該第
   １の積分回路に接続された第２の積分回路と、該第２の
   積分回路と前記コンバータ手段に接続された第３の積分
   回路と、前記第２及び第３の積分回路に並列接続された
   クリッピング回路とからなることを特徴とする請求項１
   に記載のアナログ−デジタル・エンコーダ。
3. 【請求項３】 前記該スペクトル・ティルタが、前記ア
   ナログ・サマー手段に接続された第１の積分回路と、前
   記第１の積分回路に接続された第２の積分回路と、該第
   ２の積分回路に接続された第３の積分回路と、該第３の
   積分回路と前記コンバータ手段とに接続された第４の積
   分回路と、前記第２，第３及び第４の積分回路に並列接
   続されたクリッピング回路とからなることを特徴とする
   請求項１に記載のアナログ−デジタル・エンコーダ。
4. 【請求項４】 前記スペクトル・ティルタが前記アナロ
   グ・サマー手段と前記コンバータ手段との間に接続され
   た少くとも３つの積分回路と、前記少くとも３つの積分
   回路のうち２つの積分回路に並列接続されたクリッピン
   グ回路とからなることを特徴とする請求項１に記載のア
   ナログ−デジタル・エンコーダ。
5. 【請求項５】 前記スペクトル・ティルタが前記アナロ
   グ・サマー手段と前記コンバータ手段との間に接続され
   たＮ個（Ｎは３以上の整数）の積分回路と、前記Ｎ個の
   積分回路のうちＮ−１個の積分回路に並列接続されたク
   リッピング回路とからなることを特徴とする請求項１に
   記載のアナログ−デジタル・エンコーダ。
6. 【請求項６】 前記コンバータ手段及び前記フィードバ
   ック手段に接続されて第１のタイミング信号を前記第コ
   ンバータ手段に与え且つ第２のタイミング信号を前記フ
   ィードバック手段に与えるタイミング手段を更に備え、
   前記コンバータ手段が前記第１のタイミング信号に従っ
   て前記デジタル出力を発生し、前記フィードバック手段
   が前記第２のタイミング信号に従って前記内部アナログ
   信号を発生することを特徴とする請求項１，２，３，４
   又は５のいずれかに記載のアナログ−デジタル・エンコ
   ーダ。
7. 【請求項７】 前記フィードバック手段が前記タイミン
   グ手段，前記コンバータ手段及び前記アナログ・サマー
   手段に接続されたデコーダ回路であることを特徴とする
   請求項６に記載のアナログ−デジタル・エンコーダ。
8. 【請求項８】 前記デコーダ回路が１ビット・デジタル
   −アナログ・コンバータであることを特徴とする請求項
   ７に記載のアナログ−デジタル・エンコーダ。
9. 【請求項９】 前記コンバータ手段は前記スペクトル・
   ティルタに接続されたアナログ−デジタル・コンバータ
   と該アナログ−デジタル・コンバータ及び前記デコーダ
   回路に接続されたサンプリング回路とからなることを特
   徴とする請求項７に記載のアナログ−デジタル・エンコ
   ーダ。
10. 【請求項１０】 前記サンプリング回路はフリップ・フ
    ロップからなることを特徴とする請求項９に記載のアナ
    ログ−デジタル・エンコーダ。
11. 【請求項１１】 前記アナログ−デジタル・コンバータ
    が１ビット・アナログ−デジタル・コンバータであるこ
    と特徴とする請求項１０に記載のアナログ−デジタル・
    エンコーダ。
12. 【請求項１２】 前記１ビット・アナログ−デジタル・
    コンバータがコンパレータであることを特徴とする請求
    項１１に記載のアナログ−デジタル・エンコーダ。
13. 【請求項１３】 第１と第２のタイミング信号を発生す
    るタイミング手段と、アナログ入力信号を供給する信号
    供給手段と、該信号供給手段に接続されてアナログ振動
    信号を発生するアナログ・サマー手段と、該アナログ・
    サマー手段に接続されて前記アナログ振動信号を受信し
    且つ平滑アナログ信号を発生するスペクトル・ティルタ
    と、該スペクトル・ティルタに接続されて前記平滑アナ
    ログ信号を受信し且つデジタル信号を出力するアナログ
    −デジタル・コンバータと、該アナログ−デジタル・コ
    ンバータと前記タイミング手段とに接続されて前記デジ
    タル信号と前記第１のタイミング信号とに従った連続し
    たビットの流れからなるデジタル出力を発生するサンプ
    リング回路と、該サンプリング回路，前記タイミング手
    段及び前記アナログ・サマー手段に接続されて前記第２
    のタイミング信号と前記デジタル出力とに従って前記ア
    ナログ・サマー手段に内部アナログ信号を与えるフィー
    ドバック手段とを備え、前記アナログ・サマー手段は前
    記アナログ入力信号と前記内部アナログ信号を加算して
    前記アナログ振動信号を発生し、また前記スペクトル・
    ティルタは位相遅れを１８０°未満に減少させる手段を
    有し且つある周波数において１８０°より大きな位相遅
    れを有していることを特徴とするアナログ−デジタル・
    エンコーダ。
14. 【請求項１４】 前記スペクトル・ティルタは、前記ア
    ナログ・サマー手段に接続された第１の積分回路と、該
    第１の積分回路に接続された第２の積分回路と、前記第
    ２の積分回路と前記アナログ−デジタル・コンバータと
    の間に接続された第３の積分回路と、前記第２と第３の
    積分回路に並列接続されたクリッピング回路とからなる
    ことを特徴とする請求項１３に記載のアナログ−デジタ
    ル・エンコーダ。
15. 【請求項１５】 前記スペクトル・ティルタは、前記ア
    ナログ・サマー手段に接続された第１の積分回路と、該
    第１の積分回路に接続された第２の積分回路と、該第２
    の積分回路に接続された第３の積分回路と、該第３の積
    分回路と前記アナログ−デジタル・コンバータとの間に
    接続された第４の積分回路と、前記第２，第３及び第４
    の積分回路に並列接続されたクリッピング回路とからな
    ることを特徴とする請求項１３に記載のアナログ−デジ
    タル・エンコーダ。
16. 【請求項１６】 前記スペクトル・ティルタは、前記ア
    ナログ・サマー手段と前記アナログ−デジタル・コンバ
    ータとの間に接続された少くとも３つの積分回路と前記
    少くとも３つの積分回路の２つの並列接続されたクリッ
    ピング回路とからなる特徴とする請求１３に記載のアナ
    ログ−デジタル・エンコーダ。
17. 【請求項１７】 前記スペクトル・ティルタは、前記第
    ２の手段と前記アナログ−デジタル・コンバータとの間
    に接続されたＮ個（Ｎは３以上の整数）の積分回路と該
    Ｎ個の積分回路のＮ−１個の積分回路に並列接続された
    クリッピング回路とからなることを特徴とする請求項１
    ３に記載のアナログ−デジタル・エンコーダ。
18. 【請求項１８】 前記フィードバック手段は前記タイミ
    ング手段，前記サンプリング回路及び前記アナログ・サ
    マー手段に接続されたデコーダ回路からなることを特徴
    とする請求項１３，１４，１５，１６又は１７のいずれ
    か１つに記載のアナログ−デジタル・エンコーダ。
19. 【請求項１９】 前記デコーダ回路は１ビット・デジタ
    ル・アナログ・エンコーダからなることを特徴とする請
    求項１８に記載のアナログ−デジタル・エンコーダ。
20. 【請求項２０】 前記アナログ−デジタル・コンバータ
    は１ビット・アナログ−デジタル・コンバータであるこ
    と特徴とする請求項１９に記載のアナログ−デジタル・
    エンコーダ。
21. 【請求項２１】 第１のタイミング信号を発生するタイ
    ミング手段と、アナログ入力信号を供給する信号供給手
    段と、該信号供給手段に接続されてアナログ振動信号を
    発生するアナログ・サマー手段と、該アナログ・サマー
    手段に接続されて前記アナログ振動信号を受信し且つ平
    滑されたアナログ信号を発生するスペクトル・ティルタ
    と、該スペクトル・ティルタに接続されて前記平滑され
    たアナログ信号を受信し且つデジタル信号を発生するア
    ナログ−デジタル・コンバータと，前記アナログ−デジ
    タル・コンバータ，前記タイミング手段及び前記アナロ
    グ・サマー手段に接続されて前記第１のタイミング信号
    と前記デジタル信号とに基いて前記アナログ・サマー手
    段に内部アナログ信号を供給するフィードバック手段と
    を備えており、前記アナログ・サマー手段は前記アナロ
    グ入力信号と前記内部アナログ信号とを加えて前記アナ
    ログ振動信号を発生し、更に前記スペクトル・ティルタ
    が前記アナログ・サマー手段に接続された少くとも３つ
    の積分回路と該３つの積分回路のうちの２つに並列接続
    されたクリッピング回路とからなることを特徴とするア
    ナログ−デジタル・エンコーダ。
22. 【請求項２２】 前記タイミング手段は第２のタイミン
    グ信号を発生し、前記アナログ−デジタル・コンバー
    タ，前記タイミング手段及び前記フィードバック手段の
    間に接続されて前記デジタル信号と前記第２のタイミン
    グ信号に基づいて連続したビットの流れからなるデジタ
    ル出力を供給するサンプリング回路を更に備えてなるこ
    とを特徴とする請求項２１に記載のアナログ−デジタル
    ・エンコーダ。
23. 【請求項２３】 アナログ入力信号をデジタル出力に変
    換するアナログ−デジタル・エンコーダにおいて、前記
    アナログ入力信号を受信し且つアナログ振動信号を発生
    するアナログ・サマー手段と、該アナログ・サマー手段
    に接続されて前記アナログ振動信号を受信し且つ平滑さ
    れたアナログ信号を発生する第１のスペクトル・ティル
    タと、該第１のスペクトル・ティルタに接続されて前記
    平滑されたアナログ信号を受信し且つ前記デジタル出力
    を発生するコンバータ手段と、該コンバータ手段に接続
    されて前記デジタル出力を受信し且つ内部アナログ信号
    を発生するフィードバック手段と、該フィードバック手
    段と前記アナログ・サマー手段に接続されて前記内部ア
    ナログ信号を受信し且つ平滑内部アナログ信号を発生す
    る第２のスペクトル・ティルタとを備え、前記アナログ
    ・サマー手段は前記アナログ入力信号と前記平滑内部ア
    ナログ信号とを加えて前記アナログ振動信号を作り、ま
    た前記第１のスペクトル・ティルタと前記第２のスペク
    トル・ティルタとはともにある周波数において１８０°
    より大きな位相遅れを発生しており、更に前記第１のス
    ペクトル・ティルタと前記第２のスペクトル・ティルタ
    のうちの少なくとも１つは位相遅れを１８０°未満に減
    少させる手段を有していることを特徴とするアナログ−
    デジタル・エンコーダ。