JPH01114947A - データ処理装置のトレース方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ処理装置のトレース方式に関し、特に多
くのトレース情報を保存しておくことができるデータ処
理装置のトレース方式に関する。

〔従来の技術〕

従来、この種のトレース方式では、トレース情報を格納
するトレーサメモリがいっばいになった場合、トレース
を停止させるかまたは以前にトレースされていたトレー
ス情報を消して新たなトレース情報を格納するのが一般
的である。

〔発明が解決しようとする問題点〕

従来は上述したように、トレーサメモリがいっばいにな
った場合、トレースを停止させるか或いは以前にトレー
スされていたトレース情報を消して新たなトレース情報
を格納するようにしているため、トレース情報が大量に
出力されてトレーサメモリの容量を越えた場合、トレー
ス情報の一部が失われる問題があった。

本発明は前述の如き問題点を解決したものであり、その
目的はトレーサメモリの容量を越えるトレース情報が出
力された場合に於いても、トレース情報を保存できるよ
うにするこ”とにある。

〔問題点を解決するための手段〕

本発明は前述の如き問題点を解決するため、メモリに格
納された命令を逐次実行していくデータ処理装置のトレ
ース方式に於いて、被試験命令のアドレスを格納するト
レース開始アドレス格納手段と、 実行中の命令のアドレスを格納する実行中命令アドレス
格納手段と、 前記トレース開始アドレス格納手段の内容と前記実行中
命令アドレス格納手段の内容とが一致することによりト
レース開始信号を出力する比較手段と、 実行中のファームウェア命令のアドレスをトレーサメモ
リにトレースするか否かを制御するゲート手段と、 空き領域がなくなった時に前記トレーサメモリから出力
・されるトレーサフル信号に応じ、前記トレーサメモリ
の内容を読出すデータ転送手段と、該データ転送手段に
より前記トレーサメモリの内容が読出されることにより
、イネーブル信号を出力するイネーブル信号出力手段と
、 前記被試験命令の実行中或いは実行直後にトレース中断
信号を出力するトレース中断信号出力手段とを含み、 前記ゲート手段は前記トレース開始信号により実行中の
ファームウェア命令のアドレスのトレースを開始し、前
記トレース中断信号によりトレースを中断し、前記トレ
ーサフル信号によりトレースを停止し、前記イネーブル
信号によりトレース再開可能状態となる。

〔作　用〕

トレース開始アドレス格納手段には被試験命令のアドレ
スが格納され、実行中命令アドレス格納手段には実行中
の命令のアドレスが格納される。

比較手段は被試験命令が実行され、トレース開始アドレ
ス格納手段の内容と実行中命令アドレス格納手段の内容
とが一致することにより、トレース開始信号を出力する
。ゲート手段はトレース開始信号が出力されることによ
り、実行中のファームウェア命令のアドレスを逐次トレ
ーサメモリに格納する。トレース中断信号出力手段は被
試験命令の実行中或いは実行直後にトレース中断信号を
出力し、ゲート手段はトレース中断信号が出力されるこ
とにより、トレースを中断する。従って、トレースが必
要な試験命令についてのみ、トレースを行なうことが可
能となる。

空き領域がなくなった時、トレーサメモリはトレーサフ
ル信号を出力する。ゲート手段はトレーサフル信号が出
力されることによりトレースを停止する。また、データ
転送手段はトレーサフル信号が出力されることにより、
トレーサメモリの内容を読出す、イネーブル信号出力手
段はデータ転送手段により、トレーサメモリの内容が読
出されると、イネーブル信号を出力し、ゲート手段はイ
ネーブル信号が出力されると、トレース再開可能状態（
トレース開始信号が加えられることにより、トレースを
開始する状態）になる。

〔実施例〕

次に本発明の実施例について図面を参照して説明する。

第１図は本発明の実施例のブロック図であり、中央処理
装置（ＣＰＵ）１と、トレース制御部２と、中央処理装
置１で実行される命令が格納される主記憶装置３と、磁
気テープ４１に対するデータの書込み、続出しを行なう
磁気テープ装置４とを含んでいる。

トレース制御部２は中央処理装置１からのトレース開始
アドレス１１を格納するトレース開始アドレス格納レジ
スタ２１と、中央処理装置１からのソフトウェア命令ア
ドレス１２を格納するソフトウェア命令アドレス格納レ
ジスタ２２と、中央処理装置１からのファームウェア命
令アドレス１３を格納するファームウェア命令アドレス
格納レジスタ２３と、比較回路２４と、ゲート回路２６
と、トレーサメモリ２７とを含み、トレーサメモリ２７
と中央処理装置ｌとはデータバス２９によって接続され
ている。

第２図はトレース情報をトレーサメモリ２７に格納する
際の中央処理装置１の処理例を示すフローチャート、第
３図はトレーサメモリ２７がいっばいになった時の中央
処理装置１の処理例を示すフローチャートであり、以下
各図を参照して本実施例の動作を説明する。

トレース情報をトレーサメモリ２７に格納する場合、中
央処理装置ｌは先ず、被試験命令のアドレスをトレース
開始アドレス１１として出力する　（ステップ３３１）
　、このトレース開始アドレス１１はトレース開始アド
レス格納レジスタ２１に格納される。

次に、中央処理装置１は上記被試験命令を実行するため
の環境を設定する前準備を行ない（ステップ３３２）、
その後、被試験命令を実行する（ステップ３３３）、中
央処理装置１はステップ３３２の処理を開始した後は、
ソフトウェア命令を実行する度に実行中のソフトウェア
命令のアドレスを示すソフトウェア命令アドレス１２を
ソフトウェア命令アドレス格納レジスタ２２に加え、フ
ァームウェア命令を実行する度に実行中のファームウェ
ア命令のアドレスを示すファームウェア命令アドレス１
３をファームウェア命令アドレス格納レジスタ２３に加
える。

比較回路２４はソフトウェア命令アドレス格納レジスタ
２２の内容とトレース開始アドレス格納レジスタ２１の
内容とが一致すると、即ち被試験命令が実行されると、
トレース開始信号２５を出力する。

トレース開始信号２５が出力されると、ゲート回路２６
が開いてファームウェア命令アドレス格納レジスタ２３
の内容がトレーサメモリ２７に逐次格納される。

被試験命令の実行が終了すると、中央処理装置ｌは後処
理を行なう　（ステップ３３４）　、ステップＳ３４で
は、中央処理装置１は被試験命令の実行結果の正常性を
確認するのに必要となる被試験命令実行直後のレジスタ
値を記憶装置に保存させるためのサブルーチンコールを
行なう、このサブルーチンコールはいわゆるトラップを
用いたモニタコールであり、中央処理装置ｌはトラップ
を検出すると、トレース中断信号１４を出力する。但し
、試験命令の実行がプログラムエラー検出を目的として
おり、被試験命令の実行中にプログラムエラーが検出さ
れた場合は、被試験命令の実行中にトラップが発生する
ので、中央処理装置１はサブルーチンコールを行なう前
にトレース中断信号１４を出力し、その後サブルーチン
コールを行なうことになる。トレース中断信号１４が出
力されると、ゲート回路２６が閉じ、次にトレース開始
信号２５がを効になるまでトレースは中断される。

以上の処理が繰返し行なわれ、トレーサメモリ２７がい
っばいになると、トレーサメモリ２７はトレーサフル信
号２８を出力する。トレーサフル信号２８は中央処理装
置１及びゲート回路２６に加えられる。

トレーサフル信号２日が加えられると、ゲート回路２６
は次にイネーブル信号１５が加えられるまでディスエー
ブル状ａ（）レース禁止状態）となってトレースを停止
し、中央処理Ｗ置１は第３図に示す剪込み処理を起動す
る。

割込み処理では、中央処理装置１は、先ずデータバス２
９を介してトレーサメモリ２７の内容を読出しくステ、
フプ３４１）　、次いでトレーサメモリ２７から読出し
た内容を磁気テープ装置４に出力することにより、磁気
テープ４１にトレーサメモリ２７の内容を記憶させ（ス
テップ５４２）、次いでイネーブル信号１５を出力する
（ステップ５４３）、ゲート回路２６はイネーブル信号
１５を受信すると、イネーブル状態（トレース再開可能
状態）となり、次にトレース開始信号２５を受信すると
、ファームウエア命令アドレス格納レジスタ２３の内容
をトレーサメモリ２７に逐次格納する。

〔発明の効果〕

以上説明したように、本発明は、トレース開始アドレス
と実行中の命令のアドレスとが一致することによりトレ
ース開始信号を出力する比較手段と、被試験命令の実行
中或いは実行直後にトレース中断信号を出力するトレー
ス中断信号出力手段とを設け、トレース開始信号が出力
されてからトレース中断信号が出力されるまでの間に実
行されたファームウェア命令のアドレスをトレースする
ようにしたものであるから、必要なトレース情報のみを
トレーサメモリに記憶させることができる効果がある。

まｋ、本発明はトレース情報を記憶するトレーサメモリ
に空き領域がなくなった場合にトレーサメモリの記憶内
容を続出すデータ転送手段を有しており、データ転送手
段がトレーサメモリから読出したトレース情報を磁気テ
ープ等の外部記憶装置に保存することができるので、ト
レース情報がトレーサメモリ容量以上であっても、トレ
ース情報を保存できる効果がある。

【図面の簡単な説明】

第１図は本発明の実施例のブロック図、第２図はトレー
ス情報をトレーサメモリ２７に格納する際の中央処理装
置１の処理例を示すフローチャート及び、 第３図はトレーサメモリ２７がいっばいになった時の中
央処理装置ｌの処理例を示すフローチャートである。 図に於いて、１・・・中央処理装置、２・・・トレース
制？ｎ部、３・・・主記憶装置、４・・・磁気テープ装
置、２１・・・トレース開始アドレス格納レジスタ、２
２・・・ソフトウェア命令アドレス格納レジスタ、２３
・・・ファームウェア命令アドレス格納レジスタ、２４
・・・比較回路、２６・・・ゲート回路、２７・・・ト
レーサメモリ、２９・・・データバス、４１・・・磁気
テープ。

Claims (1)

1. 【特許請求の範囲】 メモリに格納された命令を逐次実行していくデータ処理
   装置のトレース方式に於いて、 被試験命令のアドレスを格納するトレース開始アドレス
   格納手段と、 実行中の命令のアドレスを格納する実行中命令アドレス
   格納手段と、 前記トレース開始アドレス格納手段の内容と前記実行中
   命令アドレス格納手段の内容とが一致することによりト
   レース開始信号を出力する比較手段と、 実行中のファームウェア命令のアドレスをトレーサメモ
   リにトレースするか否かを制御するゲート手段と、 空き領域がなくなった時に前記トレーサメモリから出力
   されるトレーサフル信号に応じ、前記トレーサメモリの
   内容を読出すデータ転送手段と、該データ転送手段によ
   り前記トレーサメモリの内容が読出されることにより、
   イネーブル信号を出力するイネーブル信号出力手段と、 前記被試験命令の実行中或いは実行直後にトレース中断
   信号を出力するトレース中断信号出力手段とを含み、 前記ゲート手段は前記トレース開始信号により実行中の
   ファームウェア命令のアドレスのトレースを開始し、前
   記トレース中断信号によりトレースを中断し、前記トレ
   ーサフル信号によりトレースを停止し、前記イネーブル
   信号によりトレース再開可能状態となることを特徴とす
   るデータ処理装置のトレース方式。