JPH01114945A - データ処理装置のトレース方式 - Google Patents
データ処理装置のトレース方式Info
- Publication number
- JPH01114945A JPH01114945A JP62273837A JP27383787A JPH01114945A JP H01114945 A JPH01114945 A JP H01114945A JP 62273837 A JP62273837 A JP 62273837A JP 27383787 A JP27383787 A JP 27383787A JP H01114945 A JPH01114945 A JP H01114945A
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- 239000000700 radioactive tracer Substances 0.000 claims abstract description 16
- 238000003860 storage Methods 0.000 claims description 25
- 238000012545 processing Methods 0.000 claims description 23
- 238000000034 method Methods 0.000 claims description 8
- 238000002360 preparation method Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000012805 post-processing Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデータ処理装置のトレース方式に関し、特に必
要なトレース情報のみをトレースすることができるデー
タ処理装置のトレース方式に関する。
要なトレース情報のみをトレースすることができるデー
タ処理装置のトレース方式に関する。
従来、この種のトレース方式は、トレース開始アドレス
を検出し、トレースを開始した後はトレーサメモリがい
っばいになるまでトレースを停止していなかった。
を検出し、トレースを開始した後はトレーサメモリがい
っばいになるまでトレースを停止していなかった。
従来は上述したように、トレースを開始した後はトレー
サメモリがいっばいになるまでトレースを停止していな
かったため、トレーサメモリに不買なトレース情報まで
格納されてしまう問題があった。
サメモリがいっばいになるまでトレースを停止していな
かったため、トレーサメモリに不買なトレース情報まで
格納されてしまう問題があった。
本発明はこのような問題点を解決したものであり、その
目的はトレーサメモリに必要なトレース情報のみを格納
できるようにすることにある。
目的はトレーサメモリに必要なトレース情報のみを格納
できるようにすることにある。
ｃ問題点を解決するための手段〕
本発明は前述の如き問題点を解決するため、メモリに格
納された命令を逐次実行していくデータ処理装置のトレ
ース方式に於いて、被試験命令のアドレスを格納するト
レース開始アドレス格納手段と、 実行中の命令のアドレスを格納する実行中命令アドレス
格納手段と、 前記トレース開始アドレス格納手段の内容と前記実行中
命令アドレス格納手段の内容とが一致することによりト
レース開始信号を出力する比較手段と、 実行中のファームウェア命令のアドレスをトレーサメモ
リにトレースするか否かを制御するゲート手段と、 前記被試験命令の実行中或いは実行直後にトレース中断
信号を出力するトレース中断信号出力手段とを設け、 前記ゲート手段は前記トレース開始信号が出力されるこ
とによりトレースを開始し、前記トレース中断信号が出
力されることによりトレースを中断する。
納された命令を逐次実行していくデータ処理装置のトレ
ース方式に於いて、被試験命令のアドレスを格納するト
レース開始アドレス格納手段と、 実行中の命令のアドレスを格納する実行中命令アドレス
格納手段と、 前記トレース開始アドレス格納手段の内容と前記実行中
命令アドレス格納手段の内容とが一致することによりト
レース開始信号を出力する比較手段と、 実行中のファームウェア命令のアドレスをトレーサメモ
リにトレースするか否かを制御するゲート手段と、 前記被試験命令の実行中或いは実行直後にトレース中断
信号を出力するトレース中断信号出力手段とを設け、 前記ゲート手段は前記トレース開始信号が出力されるこ
とによりトレースを開始し、前記トレース中断信号が出
力されることによりトレースを中断する。
トレース開始アドレス格納手段には被試験命令のアドレ
スが格納され、実行中命令アドレス格納手段には実行中
の命令のアドレスが格納される。
スが格納され、実行中命令アドレス格納手段には実行中
の命令のアドレスが格納される。
比較手段は被試験命令が実行され、トレース開始アドレ
ス格納手段の内容と実行中命令アドレス格納手段の内容
とが一致することにより、トレース開始信号を出力する
。ゲート手段はトレース開始信号が出力されることによ
り、実行中のファームウェア命令のアドレスを逐次トレ
ーサメモリに格納する。トレース中断信号出力手段は被
試験命令の実行中或いは実行直後にトレース中断信号を
出力し、ゲート手段はトレース中断信号が出力されるこ
とにより、トレースを中断する。
ス格納手段の内容と実行中命令アドレス格納手段の内容
とが一致することにより、トレース開始信号を出力する
。ゲート手段はトレース開始信号が出力されることによ
り、実行中のファームウェア命令のアドレスを逐次トレ
ーサメモリに格納する。トレース中断信号出力手段は被
試験命令の実行中或いは実行直後にトレース中断信号を
出力し、ゲート手段はトレース中断信号が出力されるこ
とにより、トレースを中断する。
次に本発明の実施例について図面を参照して説明する。
第１図は本発明の実施例のブロック図であり、中央処理
装置（ＣＰＵ）１と、トレース制御部２と、中央処理装
置１が実行する命令が格納される主記憶装置３とを含ん
でいる。
装置（ＣＰＵ）１と、トレース制御部２と、中央処理装
置１が実行する命令が格納される主記憶装置３とを含ん
でいる。
トレース制御部２は中央処理装置１からのトレース開始
アドレス（被試験命令のアドレス）１１を格納するトレ
ース開始アドレス格納レジスタ２１と、中央処理装置１
からのソフトウェア命令アドレス１２を格納するソフト
ウェア命令アドレス格納レジスタ２２と、中央処理装置
１からのファームウェア命令アドレス１３を格納するフ
ァームウェア命令アドレス格納レジスタ２３と、比較回
路２４と、ゲート回路２６と、トレーサメモリ２７とを
含んでいる。
アドレス（被試験命令のアドレス）１１を格納するトレ
ース開始アドレス格納レジスタ２１と、中央処理装置１
からのソフトウェア命令アドレス１２を格納するソフト
ウェア命令アドレス格納レジスタ２２と、中央処理装置
１からのファームウェア命令アドレス１３を格納するフ
ァームウェア命令アドレス格納レジスタ２３と、比較回
路２４と、ゲート回路２６と、トレーサメモリ２７とを
含んでいる。
第２図はトレース情報をトレーサメモリ２７に格納する
際の中央処理装置１の処理例を示すフローチャートであ
り、以下各図を参照して本実施例の動作を説明する。
際の中央処理装置１の処理例を示すフローチャートであ
り、以下各図を参照して本実施例の動作を説明する。
トレース情報をトレーサメモリ２７に格納する場合、中
央処理装置１は先ず、被試験命令のアドレスをトレース
開始アドレス１１として出力する（ステップ５３１）。
央処理装置１は先ず、被試験命令のアドレスをトレース
開始アドレス１１として出力する（ステップ５３１）。
このトレース開始アドレス１１はトレース開始アドレス
格納レジスタ２１に格納される。
格納レジスタ２１に格納される。
次に、中央処理装置１は上記被試験命令を実行するため
の環境を設定する前準備を行ないくステップ５３２）、
その後、被試験命令を実行する（ステップ３３３） 、
中央処理装置１はステップ３３２の処理を開始した後は
、ソフトウェア命令を実行する度に実行中のソフトウェ
ア命令のアドレスを示すソフトウェア命令アドレス１２
をソフトウェア命令アドレス格納レジスタ２２に加え、
ファームウェア命令を実行する度に実行中のファームウ
ェア命令のアドレスを示すファームウェア命令アドレス
１３をファームウェア命令アドレス格納レジスタ２３に
加える。
の環境を設定する前準備を行ないくステップ５３２）、
その後、被試験命令を実行する（ステップ３３３） 、
中央処理装置１はステップ３３２の処理を開始した後は
、ソフトウェア命令を実行する度に実行中のソフトウェ
ア命令のアドレスを示すソフトウェア命令アドレス１２
をソフトウェア命令アドレス格納レジスタ２２に加え、
ファームウェア命令を実行する度に実行中のファームウ
ェア命令のアドレスを示すファームウェア命令アドレス
１３をファームウェア命令アドレス格納レジスタ２３に
加える。
比較回路２４はソフトウェア命令アドレス格納レジスタ
２２の内容とトレース開始アドレス格納レジスタ２１の
内容とが一致すると、即ち被試験命令が実行されると、
トレース開始信号２５を出力する。
２２の内容とトレース開始アドレス格納レジスタ２１の
内容とが一致すると、即ち被試験命令が実行されると、
トレース開始信号２５を出力する。
トレース開始信号２５が出力されると、ゲート回路２６
が開いてファームウェア命令アドレス格納レジスタ２３
の内容がトレーサメモリ２７に逐次格納される。
が開いてファームウェア命令アドレス格納レジスタ２３
の内容がトレーサメモリ２７に逐次格納される。
被試験命令の実行が終了すると、中央処理装置１は後処
理を行なう （ステップ５３４） 、ステップＳ３４で
は、中央処理装置１は被試験命令の実行結果の正常性を
確認するのに必要となる被試験命令実行直後のレジスタ
値を記憶装置に保存させるためのサブルーチンコールを
行なう、このサブルーチンコールはいわゆるトラップを
用いたモニタコールであり、中央処理装置１はトラップ
を検出すると、トレース中断信号１４を出力する。但し
、試験命令の実行がプログラムエラー検出を目的として
おり、被試験命令の実行中にプログラムエラーが検出さ
れた場合は、被試験命令の実行中にトラップが発生する
ので、中央処理装置１はサブルーチンコールを行なう前
にトレース中断信号１４を出力し、その後サブルーチン
コールを行なうことになる。トレース中断信号１４が出
力されると、ゲート回路２６が閉じ、次にトレース開始
信号２５が有効になるまでトレースは中断される。
理を行なう （ステップ５３４） 、ステップＳ３４で
は、中央処理装置１は被試験命令の実行結果の正常性を
確認するのに必要となる被試験命令実行直後のレジスタ
値を記憶装置に保存させるためのサブルーチンコールを
行なう、このサブルーチンコールはいわゆるトラップを
用いたモニタコールであり、中央処理装置１はトラップ
を検出すると、トレース中断信号１４を出力する。但し
、試験命令の実行がプログラムエラー検出を目的として
おり、被試験命令の実行中にプログラムエラーが検出さ
れた場合は、被試験命令の実行中にトラップが発生する
ので、中央処理装置１はサブルーチンコールを行なう前
にトレース中断信号１４を出力し、その後サブルーチン
コールを行なうことになる。トレース中断信号１４が出
力されると、ゲート回路２６が閉じ、次にトレース開始
信号２５が有効になるまでトレースは中断される。
以上説明したように、本発明は、トレース開始アドレス
と実行中の命令のアドレスとが一致することによりトレ
ース開始信号を出力する比較手段と、被試験命令の実行
中或いは実行直後にトレース中断信号を出力するトレー
ス中断信号出力手段とを設け、トレース開始信号が出力
されてからトレース中断信号が出力されるまでの間に実
行されたファームウェア命令のアドレスをトレースする
ようにしたものであるから、必要なトレース情報のみを
トレーサメモリに記憶させることができる効果がある。
と実行中の命令のアドレスとが一致することによりトレ
ース開始信号を出力する比較手段と、被試験命令の実行
中或いは実行直後にトレース中断信号を出力するトレー
ス中断信号出力手段とを設け、トレース開始信号が出力
されてからトレース中断信号が出力されるまでの間に実
行されたファームウェア命令のアドレスをトレースする
ようにしたものであるから、必要なトレース情報のみを
トレーサメモリに記憶させることができる効果がある。
第１図は本発明の実施例のブロック図及び、第２図はト
レース情報をトレーサメモリ２７に格納する際の中央処
理装置１の処理例を示すフローチャートである。 図に於いて、１・・・中央処理装置、２・・・トレース
制御部、３・・・主記憶装置、２１・・・トレース開始
アドレス格納レジスタ、２２・・・ソフトウェア命令ア
ドレス格納レジスタ、２３・・・ファームウェア命令ア
ドレス格納レジスタ、２４・・・比較回路、２６・・・
ゲート回路、２７・・・トレーサメモリ。
レース情報をトレーサメモリ２７に格納する際の中央処
理装置１の処理例を示すフローチャートである。 図に於いて、１・・・中央処理装置、２・・・トレース
制御部、３・・・主記憶装置、２１・・・トレース開始
アドレス格納レジスタ、２２・・・ソフトウェア命令ア
ドレス格納レジスタ、２３・・・ファームウェア命令ア
ドレス格納レジスタ、２４・・・比較回路、２６・・・
ゲート回路、２７・・・トレーサメモリ。
Claims (1)
- 【特許請求の範囲】 メモリに格納された命令を逐次実行していくデータ処理
装置のトレース方式に於いて、 被試験命令のアドレスを格納するトレース開始アドレス
格納手段と、 実行中の命令のアドレスを格納する実行中命令アドレス
格納手段と、 前記トレース開始アドレス格納手段の内容と前記実行中
命令アドレス格納手段の内容とが一致することによりト
レース開始信号を出力する比較手段と、 実行中のファームウェア命令のアドレスをトレーサメモ
リにトレースするか否かを制御するゲート手段と、 前記被試験命令の実行中或いは実行直後にトレース中断
信号を出力するトレース中断信号出力手段とを設け、 前記ゲート手段は前記トレース開始信号が出力されるこ
とによりトレースを開始し、前記トレース中断信号が出
力されることによりトレースを中断することを特徴とす
るデータ処理装置のトレース方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62273837A JPH01114945A (ja) | 1987-10-29 | 1987-10-29 | データ処理装置のトレース方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62273837A JPH01114945A (ja) | 1987-10-29 | 1987-10-29 | データ処理装置のトレース方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01114945A true JPH01114945A (ja) | 1989-05-08 |
Family
ID=17533236
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62273837A Pending JPH01114945A (ja) | 1987-10-29 | 1987-10-29 | データ処理装置のトレース方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01114945A (ja) |
-
1987
- 1987-10-29 JP JP62273837A patent/JPH01114945A/ja active Pending
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