JPS6184746A - トレ−サ・メモリ・デ−タ記録回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、データ処理装置でプログラム・ハゲを発見す
るために、動作ステップを記録し追跡するためのトレー
サに利用される。詩にトレーサ・メモリ・データ記録回
路に関する。

〔従来の技術〕

従来、データ処理装置のトレーサのトレース・データの
トレーサ・メモリへの書込みは、そのトレーサに順次入
力されるトレース・データを全てその入力順にトレーサ
・メモリへ書込み記録する回路を採用していた。

〔発明が解決しようとする問題点〕

しかし、この回路では、同一のトレース・データが続い
て入力される場合には、トレーサ・メモリ内にも、同一
トレース・データが順に記録され、そのメモリ容量に限
りが有って有効な活用が計れない欠点があった。

本発明は、上記の欠点を解決するもので、連続して入力
される同一トレース・データはその一つだけをトレーサ
・メモリに記録し、トレーサ・メモリの有効活用を計っ
たトレーサ・メモリ・データ記録回路を提供することを
目的とする。

〔問題点を解決するための手段〕

本発明は、トレース・データを入力し、記憶するトレー
サ・メモリと、外部よりクロック信号を入力し、上記ト
レース・データのアドレス信号とイネーブル信号とを上
記トレーサ・メモリに出力する制御回路とを備えたデー
タ処理装置のトレーサ・メモリ・データ記録回路におい
て、上記トレーサ・メモリの入力回路に設けられ入力す
るトレース・データを一時格納する入力バッファ・レジ
スタと、新たに入力するトレース・データと上記入力バ
ッファ・レジスタに一時格納されているトレース・デー
タとを比較し、両トレース・データが同一のとき一致信
号を出力するトレース・データ比較手段とを備え、上記
制御回路は、この一致信号が送出された場合には新たに
入力するトレース・データの上記トレーサ・メモリへの
書込みを禁止し、さらに、上記一致信号を入力し、この
一致信号の連続発生回数を計数する計数手段と、この計
数手段からの計数値を上記トレーサ・メモリの同一トレ
ース・データのアドレスに１対ｌに対応して記録するレ
ジスト手段とを備えたことを特徴とする。

〔作用］ 本発明は、トレーサ・メモリのアドレスに１対１に対応
して同一トレース・データが引続いて入力される個数を
記録するレジスト手段およびその個数を計数する計数手
段を設け、同一トレース・データが連続して入力される
場合に、その最初のデータをトレーサ・メモリへ書込み
、引続き入力される連続トレース・データについては、
その数をトレーサ・メモリのアドレス対応毎にレジスト
手段に記録することにより、トレーサ・メモリに連続す
るデータの全てを記録する必要をなくし、その有効な活
用を計ることができる。

〔実施例〕

本発明の実施例について図面を参照して説明する。

第１図は本発明一実施例トレーサ・メモリ・データ記録
回路のブロック構成図である。第１図において、本発明
の特徴とするところは、一点鎖線で囲む連続トレース・
データ数記録部分である。

すなわち、図外から入力するトレース・データＳ１がト
レーサ・メモリ・データ記録回路１０の人カッ＼ッファ
・レジスタ１１とトレース・データ比較器１２の一方の
入力とに接続される。入力バッファ・レジスタ１１から
一時格納されたトレース・データＳ。

の一つ前のトレース・データが出力信号Ｓ２としてトレ
ーサ・メモリ１３と上記トレース・データ比較器１２の
他の入力に接続される。トレース・データ比較器１２か
らトレース・データＳＩ　と入カバソファ・レジスタ１
１の出力信号Ｓ２が一致するとイネーブル信号Ｓ３がカ
ウンタ１４と制御回路１５とに接続される。図外からク
ロック信号Ｓ４が制御回路１５のクロック入力に接続さ
れ、制御回路１５から制御信号Ｓ、がカウンタ１４の制
御入力に接続される。カウンタ１４の出力連続トレース
・データ数８６がレジスタ１６に接続される。また制御
回路１５からアドレス信号Ｓ７とイネーブル信号Ｓ８と
がトレーサ・メモリ１３とレジスタ１６とに接続される
。トレーサ・メモリ１３とレジスタ１６との出力信号が
図外に出力される。

このような構成をトレーサ・メモリ・データ記録回路の
動作について説明する。入カドレース・データＳｌは、
トレーサ・メモリ１３０入カバソフア・レジスタ１１と
トレース・データ比較器１２とに入力され、入カバソフ
ァ・レジスタ１１の出力信号Ｓ２は、トレース・データ
比較器１２とトレーサ・メモ１月３とに入力される。ト
レース・データ比較器１２のデータ一致出力信号は、カ
ウンタ１４にイネーブル信号Ｓ３として入力され、同一
トレース・データが引続いて入力されるときのみそのデ
ータカウントが行われる。またそのカウント総数を記録
するために、カウンタ１４の出力連続トレース・データ
数３６はレジスタ１６に入力される。トレーサ・メモリ
１３とレジスタ１６は、制御回路１５の出力アドレス信
号Ｓ７とイネーブル信号Ｓｌ＋とにより、順次アドレッ
シングされ、それぞれトレース・データが記録される。

この回路はクロック信号Ｓ４に同期して、上述の動作が
遂行される。

第２図は本発明のトレーサ・メモリ・データ記録回路の
トレーサ・メモリおよびレジスタのメモリ構成図とその
展開図である。第２図に示すように同一トレース・デー
タが引続いて入力される場合は、その最初のトレース・
データをトレーサ・メモリ１３に記録するとともに、引
き続いて入力される連続トレース・データ数３６をレジ
スタ１６に記録する。もし入カドレース・データＳ、が
単独で一個のみのときには、カウンタ１４の値は「０」
なので、その値がレジスタ１６に記録される。

以上のようにトレーサ・メモリ１３に記録されたデータ
の実際の展開は、第２図の右に示すようになるが、この
展開はトレーサ自体で行うか、またはこのデータを他の
データ処理装置が受取り、そこで行ってもよい。

第３図は本発明のトレーサ・メモリ・データ記録回路連
続トレース・データ数がカウンタの最大−値を越えると
きのトレーサ・メモリおよびレジスタのメモリ構成図と
その展開図である。もし、同一のトレース・データがカ
ウンタ１４の最大値を越えるときは、半のときの同一ト
レース・データを一つトレーサ・メモリ１３へ書込み、
以後引続いて入力された同一トレーサ・データの数をカ
ウンタ１４が計数し、その値をレジスタ１６に記録する
。第３図はこのようなときのトレース・データの様子を
示し、その最大値を４とした例である。

〔発明の効果〕

本発明は、以上説明したように、トレース・データ比較
器と連続するトレース・データ数のカウンタとその値を
記録するレジスタとを設け、トレーサ・メモリに同一デ
ータを一個のみ記録し、引き続いて入力される同一デー
タ数をトレーサ・メモリのアドレス対応毎にレジスタに
記録することにより、トレーサ・メモリの有効な活用が
計れる優れた効果がある。

【図面の簡単な説明】

第１図は本発明一実施例トレーサ・メモリ・データ記録
回路。 第２図は本発明のトレーサ・メモリ・データ記録回路の
トレーサ・メモリおよびレジスタのメモリ構成図とその
展開図。 第３図は本発明のトレーサ・メモリ・データ記録回路の
連続トレース・データ数がカウンタの最大値を越えると
きのトレーサ・メモリおよびレジスタのメモリ構成図と
その展開図。 １０・・・トレーサ・メモリ・データ記録回路、１１・
・・入カバソファ・レジスタ、１２・・・トレース・デ
ータ比較器、１３・・・トレーサ・メモリ、１４・・・
カウンタ、１５・・・制御回路、１６・・・レジスタ、
Ｓｌ・・・トレース・データ、Ｓ２・・・入カバソファ
・レジスタの出力信号、Ｓ３、ＳＲ・・・イネーブル信
号、Ｓ４・・・クロック信号、Ｓ、・・・制御信号、Ｓ
６・・・連続トレース・データ数、Ｓ、・・・アドレス
信号。

Claims (1)

【特許請求の範囲】
1. （１）トレース・データを入力し、記憶するトレーサ・
   メモリと、 外部よりクロック信号を入力し、上記トレース・データ
   のアドレス信号とイネーブル信号とを上記トレーサ・メ
   モリに出力する制御回路と を備えたデータ処理装置のトレーサ・メモリ・データ記
   録回路において、 上記トレーサ・メモリの入力回路に設けられ入力するト
   レース・データを一時格納する入力バッファ・レジスタ
   と、 新たに入力するトレース・データと上記入力バッファ・
   レジスタに一時格納されているトレースデータとを比較
   し、両トレース・データが同一のとき一致信号を出力す
   るトレース・データ比較手段と を備え、 上記制御回路は、この一致信号が送出された場合には新
   たに入力するトレース・データの上記トレーサ・メモリ
   への書込みを禁止し、 さらに、 上記一致信号を入力し、この一致信号の連続発生回数を
   計数する計数手段と、 この計数手段からの計数値を上記トレーサ・メモリの同
   一トレース・データのアドレスに１対１に対応して記録
   するレジスト手段と を備えたことを特徴とするトレーサ・メモリ・データ記
   録回路。