JPH01115165A - Ｓｉ豊富な窒化シリコンの電荷トラツピング層を有する持久性メモリ・セル - Google Patents

Ｓｉ豊富な窒化シリコンの電荷トラツピング層を有する持久性メモリ・セル

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JPH01115165A
JPH01115165A JP63200303A JP20030388A JPH01115165A JP H01115165 A JPH01115165 A JP H01115165A JP 63200303 A JP63200303 A JP 63200303A JP 20030388 A JP20030388 A JP 20030388A JP H01115165 A JPH01115165 A JP H01115165A
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    • H—ELECTRICITY
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    • H10D30/69—IGFETs having charge trapping gate insulators, e.g. MNOS transistors

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 以下の順序で本発明を説明する。
Ａ　産業上の利用分野 Ｂ　従来技術 Ｃ発明が解決しようとする問題点 Ｄ　問題点を解決するための手段 Ｅ　実施例 Ｅｌ　非導電性の電荷トラップ構造（第２．３．４．５
．６図） Ｅ２　本発明のメモリ・セル及びアレイ（第１．７．８
．９図） Ｅ３　メモリ・セル・アレイの動作 Ｅ４　メモリ・セルの改良、代替実施例（第１０．１１
．１２図） Ｆ　発明の効果 Ａ　産業上の利用分野。
本発明は一般に集積回路メモリ・セル、具体的には持久
性プログラム式メモリ・セルに関する。
Ｂ　従来技術 電気的に消去可能なプログラム式（プログラマブル）読
取り専用メモＩＪ（ＥＥＰＲＯＭ）は産業界で広（受入
られている。ＥＥＦＲＯＭセルは通常のワン・デバイス
・ダイナミック・ランダム・アクセス・メモリ（ＤＲＡ
Ｍ）セルの容量性電荷蓄積素子に必要な周期的なリフレ
ッシュ・パルスを必要としない。このことば者しい電力
筒刃を与える。
ＥＥＰＲＯＭセルは記憶した論理状態を確立するために
電荷の注入／除去に依存しているので、ＥＥＰＲＯＭセ
ルの書込みサイクルはＤＲＡＭのそれよりも者しく長（
なる。
いくつかの例示的なＥＥＰＲＯＭ技術を次に説明する。
米国特許第３５００１４２号は２つのＰ型拡散領域間の
Ｓｔ基板の一部の上に存在する酸化シリコン層、該酸化
シリコン層上に存在するジルコニウム層、該ジルコニウ
ム層上の酸化ジルコニウム層及び該酸化ジルコニウム層
上の制御電極によってゲート電極が画定されたプログラ
ム式電界効果トランジスタ（ＦＥＴ　）を開示している
。ジルコニウム層は浮動ゲート構造として働（。即ちジ
ルコニウム層°は電源に直接結合されていない。さらに
、浮動ゲートはこれとその上の制御電極間の容量性結合
の関数としてそれ自身の電圧状態（即ち浮動電圧）を取
るようになっている。セルをプログラムするためには、
高いバイアス電圧が制御電極に印加される。制御電極及
び浮動ゲート間の容量性結合によってシリコン基板の２
つのＰ型拡散領域間の部分にチャネル領域が誘導される
。この高いバイアス電圧において、一部のキャリヤは十
分なエネルギを得て、酸化シリコン層を通って浮動ゲー
トに注入される。このキャリヤの注入（アバランシェ破
壊もしくは熱電子の効果による）は印加バイアス電圧に
よって決定される量の電荷を浮動ゲートに与える。セル
を消去するためには、負のバイアス電圧が制御電圧に供
給され、前に浮動ゲートに蓄積された電荷のキャリヤは
酸化シリコン層を通ってシリコン基板中に注入される。
他＋７）ＥＥＰＲＯＭセルでは、非導電性の電荷トラッ
プ層が上述のジルコニウムの浮動ゲートに代って使用さ
れている。米国特許第３８７．８５４９号では、ＦＥＴ
のゲート電極はシリコン基板と接触する酸化シリコンの
層、該酸化シリコン層上の窒化シリコンの薄層、窒化シ
リコン層上の複数のシリコンのクラスタ、シリコンのク
ラスタに重畳する第２の窒化シリコンの層及び制御電極
より成る。高いバイアス電圧が印加されると、電子は酸
化シリコン層及び第１の窒化シリコン層を通して注入さ
れ、窒化シリコン層に重畳するシリコンのクラスタによ
ってトラップされる。特開昭５５−８７４９０号では、
複数の酸化シリコン層及び窒化シリコン層を間挿した構
造が与えられている。
基板から注入される電荷は印加バイアス電圧の大きさに
依存して１つもしくはそれ以上の窒化シリコン層によっ
てトラップされる。ＰＣＴ出願第８０−０１１７９号は
シリコン基板から注入される電荷が酸化シリコン層を通
過して窒化シリコン層によってトラップされる持久性メ
モリ・セルを開示している。米国特許第３６４９８８４
号は化学量論的な酸化シリコンの介在層を通ってシリコ
ン基板から注入される電荷をトラップするシリコン豊富
な酸化シリコンの介在層を含むゲート組立体を有する電
界効果トランジスタを開示して（・る。
上述の参考文献では、メモリ・セルは基板の誘導チャネ
ル領域から介在する絶縁層を通り、導電性もしくは非導
電性の電荷トラップ層への電荷の注入によってプログラ
ムされる。実際は、誘導されたチャネル領域からの電荷
注入の程度を正確に制御することは困難である。上側の
電荷トラップ層からチャネル領域を分離する酸化シリコ
ン層は、十分薄くて電荷の移動を可能とするものでなけ
ればならないが、電荷トラップ層が蓄積電荷を保持でき
る程度に厚くなければならない。これ等の特性は酸化物
層の厚さ及び化学量論的値の変化に極めて敏感である。
これ等の困難を克服するために、誘導チャネル領域から
の電荷の注入に依存しないＥＥＦＲＯＭを構成する試み
がなされている。米国特許第４１０４６７５号では、シ
リコン基板は熱的に成長した酸化シリコンの厚い層及び
熱分解による酸化シリコンの薄い層で覆われている。ア
ルミニウムの層がこの熱分解による５ｉ０２層の上に付
着されている。この特許の第７図に示されるように、ア
ルミニラ仏層がＦＥＴメモリ装置のゲート電極として使
用され、熱分解Ｓ　ｉ　０２層及び熱成長５ｉ０２層が
ゲートの絶縁層として使用されている。熱分解５ｉ０２
はその中に過剰のシリコンを有する。過剰シリコンの量
は熱成長５ｉ０２　　Ｓｔ基板のインク−フェイスから
の距離の関数として増大している。
シリコン濃度のこの増大は傾斜バンド・ギャップ構造を
生じ、アルミニウム電極から８１０２基板インターフエ
イスへの正孔及び電子の注入を可能にしている。従って
この特許は基板の表面のトンネリングに依存しないで、
電荷の注入／除去がトラッピング中心と上側の電荷注入
構造体間で生ずる構造を開示している。実際にはこの特
許の原理に基づいてメモリ・セルを構成するのは困難で
ある。
それは厚いＳｉＯ２層がトラッピング層として十分でな
いからである。即ち十分な電荷がトラップされず、トラ
ップされた電荷がＳ　’１０２層内で不均一に分散する
。従ってＥＥＰＲＯＭセルの閾値に対するトラップ電荷
の影響によって装置の特性は装置ごとに異なる。
上述の欠点のうちい（つかはこの米国特許第４１０４６
７５号の発明者であるディマリャ（ＤｉＭａｒｉａ）の
後の論文によって認められて〜・る。
たとえば１９８１年７月刊１ジャーナル・オブ・アプラ
イド・フィジックス」第５２巻、第７号、第４８２５頁
−第４８４２頁のディマリャ他「Ｓｉ豊富な５ｉ０２ｆ
ｉ人体及び浮動多結晶Ｓｔ蓄積層を使用した電気的に変
更可能な読取り専用メモリ」（ＤｉＭａｒｉａ　　ｅｔ
　　ａｌ″Ｅｌｅｃｔｒｉｃａｌｌｙ−Ａｌｔｅｒｎａ
ｂｌｅ　Ｒｅａｄ−Ｏｎｌｙ−Ｍｅｍｏｒｙ　Ｕｓｉｎ
ｇＳｉｌｉｃｏｎ−Ｒｉｃｈ　　５ｉ０２　　Ｉｎｊｅ
ｃｔｏｒ　　ａｎｄａ　Ｆｌｏａｔｉｎｇ　Ｐｏ１ｙｃ
ｒｙｓｔａｌｉｎｅ　ＳｉｌｉｃｏｎＳｔｏｒａｇｅ　
　Ｌａｙｅｒ”、ＩＪｏｕｒｎａｌ　　ｏｆＡｐｐｌｉ
ｅｄ　　Ｐｈｙｓｉｃｓ、Ｖｏｌ、５２、Ｎｏ、７、Ｊ
ｕｌｙ１９８１、ｐｐ、４Ｂ２５−４８４２）ｉ、参照
されたい。この論文の第２図に示されているように、化
学量論的なＳ　ｉＯ２層が２つのＳｉ豊富なＳ　ｉ　Ｏ
ｚ層間にサンドインチされている。下のＳｉ豊富なＳ　
ｉ　Ｏ２層は第１のポリシリコン層上に存在し、上のＳ
ｉ豊富なＳ　ｉＯ２層は第２のポリシリコン電極の下に
存在する。電荷移動は２つのポリシリコン電極間で２つ
のＳｉ豊富なＳ　ｉ　Ｏ２層を通して行われる。この中
央の化学量論的なＳｉＯ２層と関連する２重のＳｉ豊富
なＳ　ｔ　０２層は通常２重電子注入構造（ＤＥＩＳ）
と呼ばれる。先ず、下のポリシリコン電極は注入された
電荷を蓄積する浮動ゲートとして働く。このような構造
は上述の特許の厚い酸化物層よりも多くの電荷を貯え、
注入された電荷をより一様に貯える。しかしながらこの
米国特許第４１０４６７５号と反対に、下及び上のＳｉ
豊富なＳｉＯ２中のＳｉの量は相対的に等しく、介在す
るＳ　ｉ　０２層は余分のＳｉを含まない。
さらに上述のメモリ・セルには他の問題がある。
信頼のおける電荷蓄積構造を与えるために、導電性層が
使用されている。従って上述の米国特許第３５００１４
２号の場合と同様に、浮動ゲートと制御ゲート間の容量
性結合に頼って、セルをプログラムしもしくは消去する
。このような状態はより低い印加電圧を用いる現在の装
置技術と両立しない。さらに、２つのポリシリコン層間
の酸化物層の特性？正確に制御することは困難であるの
で、この容量性の特徴は上側のポリシリコン電極に対し
て下側のポリシリコン電極の寸法を増大することによっ
て補償しなげればならない。このことは現在の装置の寸
法の小型化傾向と両立しないことを意味する。
従って、熱いキャリヤの注入によってプログラムされる
のではな（、しかも現在の装置のスケーリング（小型化
）の傾向と両立する非導電性の電荷トラップ構造を組込
んだＥＥＰＲＯＭメモリ・セルが必要とされる理由が明
らかであろう。
Ｃ発明が解決しようとする問題点 本発明の目的は、非導電性の電荷トラップ構造を与える
ことにある。
本発明に従い、熱いキャリヤの注入に依存しない電荷ト
ラップ構造が与えられる。
本発明に従えば、厚さ及び化学世論的割合いの小さな変
化に過度に敏感でない電荷トラップ構造が与えられる。
本発明に従えば、高密度のＥＥＰＲＯＭアレイ中に使用
される電荷トラップ構造が与えられる。
Ｄ　問題点を解決するだめの手段 本発明に従えばＳｔ（シリコン）豊富な５ｉ３Ｎ４（窒
化シリコン）の層より成る電荷トラップ構造が与えられ
る。Ｓｉ豊富なＳｉ３Ｎ４の層中のＳｔの量は、この層
が化学量論的なＳｉ３Ｎ４層と比較して顕著な電荷移動
の増強を与えることなく、顕著な電荷蓄積の増強を与え
るように制御される。
本発明の一つの特定の態様においては、電荷トラップ注
入構造は上述のＳｉ豊富な５ｔ５Ｎ４層、バリヤ層、及
び化学量論的な５ｊｓＮ４と比較して顕著な電荷の蓄積
の増強を与えることなく顕著な電荷の移動の増強を与え
るＳｌ豊富な５ｔ３Ｎ４の第２の層によって与えられる
。
本発明の他の特定の態様においては、上述の電荷トラッ
プ／注入構造はゲート絶縁層と制御電極間に与えられて
ＦＥＴ　　ＥＥＰＲＯＭのゲート電極を一定する。セル
は深い分離トレンチによって互に分離されている一連の
基板部分に配置できる。
基板部分は夫々の基板バイアス・ゼネレータによって個
々にバイアスされる。これによって個々のセルの消去が
可能になり、重ね書き可能なＥＥＰＲＯＭアレイが与え
られる。
上述の構造を組込んだメモリ・セルは導電性のトラップ
層の場合にみられる制御、寸法上の制約がな（、しかも
電荷注入機構として熱いキャリヤの注入を用いない。
Ｅ　実施例 Ｅｌ　非導電性の電荷トラップ構造。
非導電性の電荷トラップ構造には多くの実施例が考えら
れるが、以下これについて説明する。
化学量論的ＳｉＯ２は電荷トラップの性質を有すること
がわかっている。これ等の電荷トラップの性質は処理方
法によって太いに異なる。１９７６年１月刊のジャーナ
ル争オブーエレクトケミカル・ソサイアテイ第４２−４
．７頁のジュラによる「熱い電子をトラップするＳ　ｉ
　Ｏ２に対する処理方法の効果Ｊ　（Ｇｄｕｌａ、　”
　Ｔｈｅ　　Ｅｆｆｅｃｔｓ　　ｏｆＰｒｏｃｅｓｓｉ
ｎｇ　　ｏｎ　　Ｈｏｔ　　ＥｌｅｃｔｒｏｎＴｒａｐ
ｐｉｎｇ　　ＳｉＯ”　Ｊ、Ｅｌｅｃｔｒｏｃｈｅｍ。
Ｓｏｃ、、Ｊａｎｕａｒｙ　　１９７６、ｐｐ、４２−
４７）と題する、論文中には、ホウ素をドープしたＣｖ
Ｄ　　５ｉ０２は乾燥０２雰囲気中で熱的に成長したＳ
　ｉＯ２よりも３倍程高い電荷トラップ効率を有するこ
とが示されている。１９８０年刊インステイチュート・
オプ・フィジカル・コンファレンスＳ。
Ｎ、５０、第２８−３９頁のヤング「５Ｉ０２の電子ト
ラッピングＪ　（Ｙｏｕｎｇ　”　ＥｌｅｃｔｒｏｎＴ
ｒａｐｐｉｎｇ　　ｉｎ　　ＳｉＯ”　Ｉｎ５ｔ、Ｐｈ
ｙ。
Ｃｏｎｆ、、　Ｓ、　　Ｎ、　　５０、１９８０、　ｐ
ｐ、２８−３９）と題する論文には、トラップ密度は付
着後のアニール時間、温度及び雰囲気の関数として１桁
程度変化す゛ることか示されている。ＳｉＯ２の最適な
トラップ密度は１０１７−１０１ｇ／ｃｍ５程度である
ことが示されている。この値はＦＥＴのチャネル領域を
制御するのに必要な値の少な（ともる桁程度少い。さら
に５ｔ０２内の８１の拡散率が高いために、実際のトラ
ップ位置は基板表面からの距離によって変化する。これ
によってメモリ・セルの閾値電圧て対する電荷蓄積の効
果が変化する。
Ｓｉ豊富な５ｉ０２は化学量論的Ｓ　ｉ　Ｏ２よりも多
くのトラップを有することがわかっている。１９８３年
１０月刊ジャーナル・オプ・アプライド・フィジックス
第５４巻第１０号、第ｓ　ｓ　ｏ　１−ｓ８２７頁のデ
イマリャ他「化学量論的値からずれたＳ　ｉ　０２層中
の電荷の、移動及びトラップ現象」（ＤｉＭａｒ　ｉａ
　　ｅｔ　　ａｌ、　”　Ｃｈａｒｇｅ　　Ｔｒａｎｓ
ｐｏｒｔａｎｄ　　Ｔｒａｐｐｉｎｇ　　Ｐｈｅｎｏｍ
ｅｎａ　　ｉｎ　　Ｏｆｆ−８ｔｏｉｃｈｉｏｍｅｔｒ
ｉｃ　　５ｉｌｉｃｏｎ　　ＤｉｏｘｉｄｅＦ　ｉ　１
ｍｓ、”　Ｊ、　Ａｐｐｌ、　ｐｈｙ、、Ｖｏｌ、５４
、Ｎｏ。
１０、Ｑｃｔｏｂｅｒ　　１９８３、　ｐｐ、５８０１
−５８２７）と題する論文にはＳｉ豊富な５ｉ０２（１
２〇　　　− ％乃至６％過剰な５ｉｔ−含む）は略１０　　トフツプ
／ｃｍ３ｆ有することを示している。化学量論的５ｉ０
２中の主なトラップ中心を与える−ＯＨ官能基及び物理
的不連続性の外に、Ｓｉ豊富な５ｉ０２は余分なトラッ
プを与えるＳｉ原子のクラスタを有する。しかしながら
上記デイマリャ（ＤｉＭａｒｉａ）の論文に指摘されて
いるように、Ｓｌのクラスタの存在は電子移動のための
新らしい機構（即ちクラスタークラスタ・エネルギ・バ
ンド間のフォーラ・ノルハイム（Ｆｏｗｌｅｒ−Ｎｏｒ
ｈｅｊｍ））　ンネリング）を与える。この機構によっ
て１％−６％Ｓｉが豊富な５ｉ０２層は化学量論的Ｓ　
ｉ　Ｏ２層が蓄積するよりも少な（蓄積する点迄、層の
導電率を増強する。５ｉ０２層のＳｉの量が増加すると
、上述の導電率は３ｉクラスタの寸法の増大とクラスタ
間の距離の減少との組合せ効果によって指数的に増大す
る。化学量論的５ｉ０２層の上部にある非常にＳｉが豊
富な５ｉ０２層（化学量論的値よりもＳｌが１３％豊富
）は同じ印加電圧でＳ　ｉ　Ｏ２単独てよって与えられ
るよりも高い電子の流れご１０５を与える。これについ
ては１９８０年５月刊ジャーナル・オプ・アプライド−
フィジックス第５１巻、第５号、第２７２２−２７３５
頁のデイマリャ他１’−３ｉ豊富な５ｉ０２層からＳ　
ｉ　Ｏ２層中への高電流注入及び実験的応用Ｊ（ＤｉＭ
ａｒｉａ　　ｅｔ　　ａｌ″Ｈｉｇｈ　　Ｃｕｒｒｅｎ
ｔ　　Ｉｎｊｅｃｔｉｏｎ　　Ｉｎｔ。
５ｉ０２　　Ｆｒｏｍ　　５ｔ−Ｒｉｃｈ　　５ｉ０２
　　Ｆｉｌｍｓａｎｄ　　Ｅｘｐｅｒｉｍｅｎｔａｌ　
　Ａｐｐｌｉｃａｔｉｏｎｓ、”Ｊ、Ａｐｐｌ、ｐｈｙ
、、Ｖｏｌ、５１、Ｎｏ、５、Ｍ　ａ　ｙ１９８０、ｐ
ｐ、２７２２−２７３３）と題する論文全参照されたい
。上述のＤＥＩＳ　　ＥＥＦＲＯＭに関する特許に示さ
れたように、この注入特性は多くのＥＥＦＲＯＭの応用
に使用されている。
しかしながら、Ｓｉ豊富な５ｉ０２は電荷トラップとし
てよりも電荷注入体として働くので、電荷維持機能・を
与えるのに使用することはできない。
窒化シリコンを電荷トラップ構造として使用することは
知られている。金属−窒化シリコン−酸化物−８ｉ（Ｍ
ＮＯＳ）ＰＲＯＭでは、アバランシェ破壊によって基板
から注入される電子は酸化物層を通って窒化シリコン層
によってトラップされる。しかしながら、これ等の装置
にはい（つかの問題がある。５ｉ３Ｎ４層中に蓄積され
た電荷は自己再配列し、５ｉ５Ｎ４の導電性及びバルク
・トラッピングによって時間とともに漏れる。トラップ
された電荷は又Ｓｉ３Ｎ３　５ｊ０２のインターフェイ
ス近くから薄い５ｉ０２層（約２５−５０＾）を・通っ
てＳｉ基板に後方トンネリングする。これについては１
９８１年７月刊ジャーナル・オブ・アプライド・フィジ
ックス第５２巻、第７号、第４８２５−４８４２頁のデ
ィマリャ他「Ｓｉ豊富な５ｉ０２注入体及び浮動多結晶
Ｓｉ蓄積層を使用する電気的に変更可能な読取り専用メ
モリ」（ＤｉＭａｒｉａ　　ｅｔ　　ａｌ、　”　Ｅｌ
ｅｃｔｒｉｃａｌｌｙＡｌｔｅｒａｂｌｅ　Ｒｅａｄ−
Ｏｎｌｙ−Ｍｅｍｏｒｙ　ＵｓｉｎｇＳｉ−Ｒｉｃｈ　
　５ｉ０２　　Ｉｎｊｅｅｔｏｒｓ　　ａｎｄ　　ａＦ
ｌｏａｔｉｎｇ　　Ｐｏ１ｙｃｒｙｓｔａｌｌｉｎｅ　
　ＳｉｌｉｃｏｎＳｔｏｒａｇｅ　　Ｌａｙｅｒ、”Ｊ
、　Ａｐｐｌ、　Ｐｈｙ、、Ｖｏｌ。
５２、Ｎｏ、７、Ｊｕｌｙ１９８１、ｐｐ、４８２５−
４８４２）と題する論文、特に第４８２６頁を参照され
たい。
Ｓ１豊富なＳｉ３Ｎ４についての実験を行って、バルク
導電特性は上記ＤｉＭａｒｉａのＳｉ豊富な５ＩＯ２に
関する発見と一致することがわかった。
Ｓｌの量が増加すると層の導電率も増大する。正味の効
果は、低いＳｉ含有量でトラッピングを減少し、高いＳ
ｉ含有量でトラッピングを実質的にな（してしまう。こ
れ等の結果はエレクトロケミカル・ソサイアテイの第１
６６回会議（１９８４年１０月７−１２日に米国ルイジ
アナ州ニュー・オーリンズ市で開催）のＡ、バタチャリ
ャ他によって発表された講演「ＬＰｃＶＤ　　Ｓｉ豊富
な窒化物層の物理及び電気的性質Ｊ　（１６６ｔｈ　Ｍ
ｅｅｔｉｎｇｏｆ　　ｔｈｅ　　Ｅｌｅｃｔｒｏ　　Ｃ
ｈｅｍｉｃａｌ　　５ｏｃｌｅｔｙ（ＮｅＷ　Ｑｒｌｅ
ａｎａ、ＬＡ、Ｏｃｔ、７−１２．１９８４）、Ａ、Ｂ
ｈａｔｔａｃｈａｒｙｙａ　　ｅｔ　　ａｌ　　ｐｈｙ
ｓｉｃａｌ　　ａｎｄ　　ＥｌｅｃｔｒｉｃａｌＣｈａ
ｒａｃｔｒｉｓｔｉｃｓ　　ｏｆ　　ＬＰＣＶＤ　　５
ｉ−Ｒｉｃｈ−Ｎｉｔｒｉｄｅ　　Ｆ、１１ｍ５”）で
発表されている。同じ（，１９７３年５月刊のジャパン
・ジャーナル・オプーアプライド・フィジックス第１２
巻、第５号、第６４１−第６４７頁の棚橋他「過剰な３
を含有量を変化した時の蒸着窒化シリコン層の性質Ｊ　
（Ｔａｎａｂａｓｈｉ　ａｔ　ａｌ、　”Ｐｒｏｐｅｒ
ｔｉｅｓｏｆ　　Ｖａｐｏｒ　　Ｄｅｐｏｓｉｔｅｄ　
　５ｉｌｉｃｏｒ。
Ｎ１ｔｒｉｄｅ　Ｆｉｌｍｓ　ｗｉｔｈ　Ｖａｒｙｉｎ
ｇ　　ＥｘｃｅｓｓＳｒ　　Ｃｏｎｔｅｎｔ、”　Ｊａ
ｐａｎ　　Ｊ、Ａｐｐｌ、Ｐｈｙ、、Ｖｏｌ、１２、Ｎ
ｏ、５、Ｍａｙ　　１９７５　　ｐｐ、６４１−６４７
）と題する論文を参照されたい。しかしながら、上述の
文献に論じられているように厚い層（≧０．１μｍ）に
定電流でストレスを与えた場合に比べて、薄い層（ｉ　
ｏｏｉ）に定電圧でストレスを与えた場合は、Ｓｉ３Ｎ
４中に少量のＳｔを加えた時に、追加のトラップ中心の
密度がＳｉ豊富な５ｉ０２に見られるように導電性の増
強によって打消されないことがわかった。換言すると、
低い含有量のＳｉ豊富なＳｉ３Ｎ４層は化学量的な５ｊ
ｓＮ４よりも効果的により多（の電荷を蓄積する。Ｓｔ
の百分率含有量が高（なると、導電効果が増大し始める
。結論として、測定されたこの薄い層の性質はバルク層
について報告された性質と一致している。
上述の実験結果を第２図乃至第４図に示す。この実験に
使用したキャパシタ構造はｐ型Ｓｔ基板上に熱的に成長
した４５ＡのＳ　ｉ　０２層、ジクロル７ラン（ＳｉＨ
２Ｃ１２）及びアンモニア（ＮＨ３）を種々の比Ｒ（化
学量論的Ｓ　ｉ　５　Ｎ　４の場合のＲ＝α１から高度
にＳｉ豊富なＳ　ｉ　５　Ｎ　４の場合のＲ＝３１迄）
で使用してＬＰ（４Ｄ　（０，２５トール、７７０℃）
によって付着した７５大のＳ　ｉ　３　Ｎ　４層及び１
μｍのアルミニウム層より成る。第２図（従来技術）は
Ｓ　ｉ　Ｈ２Ｃｌ　／　Ｎ　Ｈ３の流速の比ＲとＳ　ｉ
　３　Ｎ　４層の屈折率ｎの関係を示したグラフ図であ
る（上述の１９８４年のエレクトロケミカル・ソサイア
テイの講演集参照）。屈折率はＳｔの含有量の増加とと
もに線形に増大している。第３図はＲが０．１．３．５
．１０．１５及び３１のＳ　ｉ　３　Ｎ　４層のｌｏｇ
　Ｊ　（ＪはＡＺＣｍ　を単位とする電流密度）対電界
（Ｅ／ａｍ）のグラフ図である。一般にこのグラフは、
Ｓｉの含有量が少ない（Ｒ＝３及び３）Ｓｉ５Ｎ４層で
は化学量論的Ｓ　ｉ　３Ｎ　４と比較して相対的に小さ
な導電率の増加を示すことを示している。Ｓｔの含有量
がＲ＝１０もしくはそれ以上に増大すると導電率は者し
く増大する。第４図は印加電界が４Ｘ１０６Ｖ／ｃｍの
時の７ラツ１トバンド・シフト対時間（秒）のグラフ図
である。Ｒ＝３の場合のフラットバンド−シフトはＲが
０．１．１０もしくは１５の層によって生ずる７７トよ
りも大きいことに注意されたい。Ｒ＝１０の層はＲ＝１
５の層よりも大きなフラットバンド・シフトを与えるこ
とに注目されたい。印加電界が７Ｘ１０６Ｖ／ａｍ（第
５図）に上昇すると、Ｒ＝３の層によって生ずるフラッ
トバンド会シフトは〜・（分大きくなるが、Ｒ＝１０及
びＲ−１５の層によって生ずるシフトはほとんど変化し
ていない。上述の実験結果は、追加のＳｉ含有量が低い
と、Ｓｉ豊富なＳ　ｉ　３　Ｎ　４層が（夫々第４図及
び第５図の中位及び高い印加電界での高いフラットバン
ド会シフトによって示されるように）著しく増強された
トラップ特性を示し、しかも（第６図に示すように）著
しく増強された導電率特性を示すことがないことを示し
ている。
さらに実験を行ってＳｉ豊富な５ｉ５Ｎ４の電荷トラッ
ピング特性を求めた。第６図は両方の極性の電界（ＭＶ
／ｅｍ）を一定時間印加した時のフラットバンドのシフ
ト（ΔＶＦＢ）を示した図である。テスト構造はｐ型Ｓ
ｔ基板上に熱成長させた７０大の５ｉ０２（ＯＸ）層、
その上に付着した１００″ＡのＳ　ｉ　５　Ｎ　４　（
Ｎ　Ｉ　Ｔ　）もしくはＳｉ豊富なＳｉ３Ｎ４　（ＳＲ
Ｎ　）層（Ｒ＝０．１及び３）、この５ｉｓＮ、ｓ層も
しくはＳｉ豊富なＳｉ３Ｎ４層上に熱的に成長した４５
＾のＳ　ｉ０２．　（ＯＸ　）層及び１μｍのｉ層より
成る。化学量論的５ｉ３Ｎ４（実線）は両方の極性の電
界Ｅで夫々正の７ラツトバンド・シフトを示し、２つの
シフト間の差はＥ＝±７．５×１０６ｖ／Ｃｍでわずか
略１．５ｖであることに注目されたい。しかしながら、
Ｒ＝５のＳｉ豊富なＳ　ｉ　３　Ｎ　４層は電界Ｅの関
数として正及び負のフラットバンド−シフトを示す。従
って正孔及び電子の両方がトラップされる。２つのシフ
ト間の差はＥ＝　７．５　Ｘ　１０６Ｖ／　ａｍ　テ略
１５　Ｖ　テｈル。
このフラットバンド・シフトの差は製造可能なＥＥＰＲ
ＯＭセルを与えるのに十分である。
上記の実験によって明らかなように、特にＲ＝６〜５（
夫々屈折率＝２１０もしくは２．１７に対応）で付着さ
れたＳｉ豊富なＳ　ｉ　３　Ｎ　４はＥＥＰＲ０Ｍセル
のポリシリコン浮動ゲートによって通常与えられる電荷
蓄積機能を与える。一般に０．１より大きく１０未満（
より具体的には屈折率が略２１０及び２３０間にある）
のＳｉ豊富なＳ　ｉ　ｚ、　Ｎ　４層は顕著な電荷伝導
を与えないで顕著な電荷トラップの増強を与える。
Ｅ２　本発明のメモリ・セル及びアレイ第１図は上述の
Ｓｉ豊富なＳ　ｉ　５　Ｎ　４層を電荷トラップ構造と
して有するＥＥＰＲＯＭセルの断面図である。ゲート構
造５０がＳｔ基板１０の表面上に与えられている。基板
１０は＜１００＞配向の、Ｎ十型単結晶Ｓｔウエノ・で
あり、エピタキシャル付着もしくはインプランテーショ
ンによって形成されたＰ−表面領域１２を有する。１０
０Ａの５ｉ０２層２０が基板１０上に熱的に成長されて
いる。実際には、絶縁層２０は複数の５ｉ０２−Ｓｉ３
Ｎ３層もしくは５ｉ０２−オキシ窒化シリコ／層で形成
することもできる。Ｒく１０で付着されたＳｌ豊富なＳ
　ｉ　３Ｎ　４層３０がＳ　ｉ　Ｏ２層２０の上側に与
えられる。この層は略１５大乃至１００＾の厚さを有す
る。このＳｉ豊富なＳ　ｉ　５　Ｎ　４層は６乃至５の
範囲のＲで付着されることが好ましい。Ｓｉ豊富なＳ　
ｉ　３　Ｎ　４層６０上には４０乃至１００Ａのバリヤ
層２５が形成される。このバリヤ層は高温に保たれたウ
ェットな０２雰囲気にさらすことによって層３０上に酸
化物層の熱成長により形成されることが好ましい。
本発明のＥＥＰＲＱＭセルを与えるためには、所定のバ
イアスで蓄積される電荷を最大化することが好ましい。
稠密な装置の幾何学形状から生ずる敏感性てよって、１
０乃至１２Ｖの範囲もし７くはそれ以下の使用電圧を使
用することが好ましい。
この分野で知られているように電荷トラップ構造によっ
てトラップされる電荷の量を増大する（しかも電荷注入
機構としての基板からのトンネリングをな（す）１つの
方法は電荷注入構造′ｆＩ：電荷トラップ構造の上に形
成することである。
従って、電荷注入構造５５がバリヤ層２５上に形成され
る。一般に、５ｉ０２より成る電荷注入構造（化学量論
的８１０２層の上に存在するＳ１豊富なＳ　ｉ　０２層
より成る）は良好な電荷注入特性を与えるので、これら
を本発明において電荷注入を与えるのに使用することが
できる。しかしながら、本発明においては化学量論的５
ｉ０２のようなバリヤ絶縁層の上のＳｉ豊富な８１５　
Ｎ　４層（Ｒ＞１０）より成る電荷注入構造を形成する
ことが好ましい。
次の理由でＳ　ｉ　Ｏ２注入構造よりもＳ！３Ｎ４注入
構造の方が好ましい。Ｓｉ豊富なＳｉＯ２層と化学量論
的Ｓ　ｉ　Ｏ２層間のインターフェイスは注入を増強す
る。１９８０年９月刊ジャーナル・オブ・アプライド拳
フィジックス第５１巻第９号、第４８６０−４８４１頁
のデイマリャ他１’−８ｉ豊富なＳ　ｉ　Ｏ２層からの
高電流注入を使用するＳ　ｉ　Ｏ２中の電荷トラッピン
グの研究Ｊ　（ＤｉＭａｒｉａ　　ｅｔ　　ａｌｌ　”
Ｃｈａｒｇｅ　　Ｔｒａｐｐｉｎｇ　５ｔｕｄｉｅｓ　
　Ｉｎ　　ＳＳ１０２Ｕｓｉｎ　　Ｈｉｇｈ　　Ｃｕｒ
ｒｅｎｔ　　Ｉｎｊｅｃｔｉｏｎ　　ＦｒｏｍＳｉ−Ｒ
４ｃｈ　５ｉ０２　Ｆｉｌｍｓ、”　Ｊ、　Ａｐｐｌ、
　Ｐｈｙ、、Ｖｏｌ、５１、Ｎｏ、９、Ｓｅｐｔｅｍｂ
ｅｒ　　１９８０、ｐｐ、４８３０−４８４１）と題す
る論文中に記載されているように［この高電流はこの材
料の２相（Ｓｉ及び５ｉ０２）特性によるＳｉ豊富なＳ
　ｉ　Ｏ２と５ｉ０２のインターフェイスにある周圧的
な電界の歪によって生ずるものと考えられる」。研究に
よればＳｔは容易に５ｉ０２内を拡散することがわかっ
ている。１９８５年１月刊アプライド・フィジカル書し
ターズ第４６巻第１号、第３８−４０頁のネスビットに
よるｌ’−８ｉ豊富なＳｉＯ２層のアニーリング特性Ｊ
　（Ｎｅｓｂｉｔ　”ＡｎｎｅａｌｉｎｇＣｈａｒａｔ
ｅｒｉａ目Ｃｓ　ｏｆ　５ｉ−Ｒｉｃｈ　ＳｉＳ１０２
Ｆｉ１．”　　Ａｐｐｌ、Ｐｈｙ、Ｌｅｔｔ、、Ｖｏｌ
、４６、Ｎ００１、Ｊａｎｕａｒｙ　　１９８５、ｐｐ
−ｓｓ−４０）と題する論文の第■表及び第■表に示さ
れているようにＳｉ豊富なＳｉＯ２中のクラスタの寸法
及びその拡散度はアニール時間／温度とともに増大する
。多（のゲート電極形成後の処理シーケンスでは高いア
ニール時間／温度が使用されているから、この増強され
た５ｉ０２注入特性を与えるＳｔクラスタは隣接するＳ
　ｉ　Ｏ２中に拡散し、局所電界の歪を減少して注入閾
値を破壊する。ＳｉはＳｉ３Ｎ、ｓ内では拡散度がはる
かに小さいのでＳｉ３Ｎ４／５ｉ０２インターフエイス
はその後の熱処理段階に対してはるかに高い耐性を有す
る。結果のＳｉ豊富なＳｉ３Ｎ４の注入体（屈折率２３
５以上、好ましくはＲ＝１５の２５’０）は化学量論的
Ｓｉ３Ｎ４よりも著しく増強された電荷トラッピングを
与えることなく（第４図、第５図）著しく増強された電
荷の伝導を与える（第２図）。
導電性材料が複数のゲートを相互接続する長い線の形で
制御電極４０を画定している。この意味で制御電極４０
はワン・デバイス・ダイナミック・ランダム・アクセス
拳メモリやセルの電荷移動ゲー１−ＦＥＴを相互接続す
るのに通常使用されているワード線と同じである。制御
電極４０は多くの導電性材料（たとえばｌ！、　Ａ７１
合金、耐火金属、耐火金属シリサイド）から形成できる
が、ドープド・ポリシリコン、又はドープド・ポリシリ
コンとタングステン・シリサイドもしくはチタン・シワ
サイドのような耐火金属シリサイドの複合体から形成さ
れることが好ましい。
制御電極４０を形成した後に、基板１０上に５ＯＯ乃至
２００ＣＩＡの５ｉ０２層を付着して、ＣＦ　４１０２
プラズマ中で方向性にエッチして複合スタック・ゲート
構造５０の側壁上にスペーサ４５を与える。ゲート構造
５０の画定中にＳ　ｉ０２層２０がパターン化されない
程度にスペーサ４５の画定中に残りの部分が除去される
。次にＮ十型拡散領域６０．６５がゲート構造の両側に
リン・イオン・インプランテーションによって画定され
、ノ（ツシベーション層８０（ホスホシリケート・ガラ
ス、ボロホスホシリケート−ガラスのような高い絶縁性
の再溶融可能な材料もしくはポリイミドのような有機樹
脂より形成される）がウニ・・上に付着される。次に通
常のホトレジストを付着、露光及び現像して拡散領域６
０．６５上に存在するノくツシベーション層８００部分
を露出して、これ等の部分をＣＨＦ３１０２　　ＲＩＥ
中でエツチングして除去し、バイアを画定する。次に金
属層７０を付着し、バイアを充填して拡散領域にコンタ
ク）ｆ形成する。最後に、以下詳細に説明するように、
金属層７０をパターン化して拡散領域のうち選択された
領域を相互接続する。このようにして形成されたメモリ
・セルは分離領域７８で分離されている。
第７図は本発明に従って構成されたメモリ・セルのアレ
イの上面図である。複数の分離領域１ＯＤＡ−１００Ｄ
が互に平行に蛇行して配置されて〜・て、分離された基
板部分を画定している。これ等の分離領域１００につい
ては以下より詳細に説明する。ワード線４０Ａ−４ＤＣ
は分離領域１００Ａ−１００Ｄに直交する方向に配置さ
れて〜・る。
ゲート構造５０の上に存在する制御電極４０を与えるワ
ード線４０Ａ−４ＤＣの部分は参照文字Ｇ乃至Ｏによっ
て示されている。従って、たとえば、ワード線４０Ａは
第１のゲート構造Ｇ、第２のゲート構造Ｈ及び第３のゲ
ート構造工のための制御電極４０を与える。金属線７０
Ａ−７［］Ｃ及び７５Ａ−７５Ｃが分離領域１００Ａ−
１０，０Ｄの方向と平行に交互に配置されている。これ
等の金属線はワード線の各側止の１つおきの拡散領域を
相互接続している。より具体的に説明するために、第１
図を再び参照すると、金属線７０Ａ−７００がバツシベ
ーショ／層８Ｃ中のバイア全通して拡散領域６０に接続
されている。金層線７０Ａ−７００は拡散領域６０がＦ
ＥＴのソース電極として働くようにバイアスされる。従
って、線７０Ａ−７０Ｃはソース線と呼ばれる。同じく
、金属線７５Ａ−７５０は拡散領域６５に結合されてい
る。
拡散領域６５ばＦＥＴのドレイン電極として働（ので、
線７５Ａ−７５Ｃはドレイン線と呼ばれる。
これ等の金属線と拡散領域間のコンタクトは第７図にＸ
印を含むボックスで示されている。従って同じ分離領域
１００Ａ−１００Ｄ間に存在する隣接するメモリ・セル
は拡散領域を共用している。
たとえば、ゲート構造Ｇによって画定されるメモリ・セ
ルとゲート構造Ｊによって画定されるメモリ・セルはソ
ース線７０Ａに結合された共通の拡散領域を共用してい
る。同じく、ゲート構造Ｊによって画定されるメモリ・
セルとゲート構造Ｍによって画定されるメモリ・セルは
ドレイン線７５Ａに結合された共通のドレイン拡散領域
６５を共用している。
第８図は第７図の線８−８に沿って見た断面図である。
第８図に示したように、隣接する８１部分（たとえばそ
の中に形成された拡散領域６５Ａを有する）は分離領域
１００によって横方向に分離されている。分離領域１０
０は非侵食性のマスク（たとえば基板上の５層０２層及
び８１０２層上の５４３Ｎ４層）上の通常のホトレジス
トによって露出されたＳｉ基板の部分をエツチングする
ことによって形成される。露出した基板の部分は塩素を
ベースとする気体プラズマ中で異方性にエッチされる。
Ｓ　ｉ　Ｏ２の厚い層が次にトレンチの側壁及び底部上
に付着され、トレンチがポリシリコンで充填される。次
にトレンチの外部に存在するポリシリコン及び厚い５層
０２層が除去される。これに代ってトレンチには厚いＳ
　ｉ０２の層もしくは他の絶縁層（たとえば、ポリイミ
ド）が充填できる。いずれにしても、トレンチはＰ−型
表面領域１２全通してＮ十型バルク基板１０迄延びる程
十分深（なくてはならない。このようにして、分離領域
は基板を独立にバイアス出来る離散部分に分離する。
従って、再び第７図を参照すると、その上にメモリ・セ
ルＧ、Ｊ及びＭが形成される基板の部分は第１の電圧に
設定され、他方残りの基板の部分は第２の電圧に設定さ
れる。実際、夫々の基板部分の上に独立してバイアス電
圧を設定するために多くの良く知られてｔ・る基板バイ
アス回路の任意の１つが使用される。これ等の回路の出
力はコンタクトＳ１．８２等を通って個々の基・板部分
に送られる。コンタクトはトレンチによって取巻かれ、
基板の隣接部分に影響を与えないようになっている。こ
のような能力の重要性については以下詳細に説明する。
第９図は第７図の線９−９に沿って見た断面図である。
隣接メモリ・セルは共通の拡散領域を共有している。
Ｅ６　メモリ・セル・アレイの動作 第７図、第８図及び第９図に示されたメモリ・セル・ア
レイの動作を説明する。
セルの１つからのデータを読取るために、所望のセルに
関連するワード線４０Ａ−４０ＣがＯｖから＋５Ｖに上
昇され、すべてのドレイン線７５Ａ−７５ＣがＯｖから
＋５ｖに上昇される。ソース線７０Ａ−７００は０■に
保持される。ドレイン線の電圧はワン・デバイス・ダイ
ナミック・ランダム・アクセス・メモリ技術に使用され
ている良く知られた差動ラッチ・センス増幅器によって
モニタされる。もしアクセスしたセルのゲート構造５０
の８１豊富なＳ　ｒ　３　Ｎ　４層６０が電荷を蓄積゛
　している場合には、この装置に関連するチャネル領域
は反転することができず、従って装置はオンにならず、
ドレイン線電圧は変化しない。蓄積された電荷の存在は
「低」論理状態を示す。もしアクセスした°セルのゲー
ト構造５０のＳｉ豊富なＳ　ｉ　３　Ｎ　４層３０が電
荷を蓄積していない場合には、制御電極４０上の高電圧
によって装置はオンに転じ、結合されているドレイン線
７５Ａ−７５Ｃから少量の電荷が失われ、これがセンス
増幅器によって検出される。蓄積電荷がないことは「高
」論理状態を示す。
「高」論理状態をセルの１つに書込むために、所望のセ
ルに関連するワード線４０Ａ−Ｃは０■から＋１０Ｖに
上昇する。所望のセルに関連し、Ｏｖに保持されている
ソース線−ドレイン線対を除くすべてのドレイン線７５
Ａ−７５０及びソース線７０Ａ−７０Ｃは＋５ｖの電圧
に上昇される。
この結果、所望のセルのゲート構造５０はこれに＋１０
ｖの電圧がか７５−り、制御電極４０から基板１２にか
げて、Ｓｉ豊富なＳ　ｉ　３Ｎ　４層５０から電荷注入
構造６５を通って制御電極４０に電荷の注入を生ずるに
十分な電界を生ずる。これ等の制御電界は電荷を蓄積し
ているＳｉ豊富なＳ　ｉ　３　Ｎ　４層３０中の電荷ト
ラップの完全な電荷減少を可能にする程十分長い時間保
持される。印加制御電圧の特徴は選択していないセルに
印加される最大の差電圧が＋５ｖであり、この値は蓄積
されている電荷が失われるには不十分な値である。
「低」論理状態をセルの１つに書込むためには、所望の
セルに関連するワード線４０Ａ−４０ＣはＯｖに保持さ
れる。選択されないソース線７０Ａ−７０Ｃ及びドレイ
ン線７５Ａ−７５Ｃは＋５ｖに上昇され、他方選択され
たセルに関連する線は浮動状態にされる（即ち：これ等
は電圧源には結合されない）。同時に所望のメモリ・セ
ルが存在する基板部分は＋１０Ｖに上昇される。残りの
基板部分は大地電圧に保持されている。この結果、電界
が基板１０から制御電極４０の方向に与えられ、電荷が
電荷注入構造からＳｉ豊富な８１３Ｎ４層３０に注入さ
れる。選択しないセルには＋５ｖの差電圧が制御電圧に
与えられ、従って望まれないプログラミングが防止され
る。
従って上述のように個々のセルはセルの行もしくはセル
のアレイを消去することな（、相継ぐ反対の論理状態に
よって重ね書きできる。
次に上述の動作を第７図に示されたアレイ中のメモリ・
セルの１つについて遂行される順次動作サイクルを示す
次の例で説明する。
例１−”０″′のセルにへの書込み ワード線４０ＢはＱＶに保持され、ワード線４０Ａ及び
４０Ｃは＋５ｖに上昇されている。線７ＯＡ、７５Ａ及
び７０Ｃ，７５Ｃは＋５ＶＫ上昇され、線７０Ｂ、７５
Ｂは浮動にされる。分離領域１００Ｂと１０ＤＣの間の
基板部分は＋１０Ｖに上昇され、他方残りの基板部分け
Ｏｖに保持される。従ってゲート構造Ｋには一１０Ｖが
印加され、電子がセルにのゲート構造５０の制御電極４
０から注入されてＳｉ豊富なＳ　ｉ　３　Ｎ　４層６０
によってトラップされる。
例２−１１１１＋のセルにへの書込み ワード線４０Ｂ’ｉ＋１０Ｖに上昇し、他方ワード線４
０Ａ及び４０ＣはＯＶに保持される。線７０Ａ、７５Ａ
及び７０Ｃ，７５Ｃは＋５Ｖに上昇され、線７０Ｂ、７
５ＢはＯＶのままにされる。
基板は大地電圧に保持される。従ってゲート構造には＋
１０Ｖが印加され、例１でトラップされた電荷がトラッ
プ層３０から除去され、制御電極４０に注入される。
例６−セルにの読取り ワード線４０Ｂは＋５ｖに上昇され、ワード線４０Ａ、
４０Ｃは大地電圧に保持される。ドレイン線７５Ａ−７
５Ｃは＋５Ｖに上昇され、ソース線７０Ａ−７０ＣはＯ
Ｖに保持される。セルには電荷を蓄積していないので装
置がオンになり、センス増幅器のドレイン線の電圧がわ
ずかに降下する。
Ｅ４　メモリ・セルの改良代替実施例 第６図乃至第９図に示された本発明のメモリ・セルｕｎ
十基板１０とその上のｐ−エピタキシャル層１２上に形
成されているが、実際にはこの構造は「高」論理状態の
書込みよりも「低」論理状態の書込みの場合により大き
なキャパシタンスを生ずる。例１で局所的基板を＋１０
Ｖにバイアスした時に基板の底部（ｐ−ｎ＋）のダイオ
ードが順方向にバイアスされ、隣接するポケットにｎ＋
ｐ−キャパシタンスを形成するようになる。このキャパ
シタンスの差は望まれる場合はいくつかの・技術によっ
て除去でき、「低」論理状態書込みのパホーマンスの改
良及び電力の節約が得られる。
このような技術は第１０図に示したように深くインブラ
ントしたｎ＋サブコレクタ層１４を与えるものである。
もし基板の固有抵抗を低（したい場合にはｎ＋サブコレ
クタ層１４の上にｐ＋インブラント層を加えることがで
きる。このようなｐ＋インブラント層は必要ではないが
装置の設計の観点から有用である。第１１図に示した他
の技術はＳｉ層１２の下に分離層１６を設けるものであ
る。
実際に、この構造はたとえば米国特許第４６０１７７９
号に開示されている多くの一般に知られている絶縁体上
にｓｉを付着する方法の任意の一つを使用することによ
って与えることが出来る。
メモリ・セル及びアレイは特定の実施例について説明さ
れたが、多くの変更が可能である。たとえば、もしより
高い制御電圧に耐えることができるならば、電荷注入構
造はゲート構造から除（ことができる。さらに所望のセ
ルにｌ＋１＊状態を書込んでいる時に選択しないセルの
プログラミングが生ずる懸念がある時は、第１２図に示
した構造を使用することができる。電荷蓄積−注入層（
６０，３３）はチャネル長の半分の長さの上に配置され
ている。チャネルの残りは通常のポリシリコン−絶縁体
ゲート構造によって覆われている。従って、電荷が過剰
に除去されても、結果の反転領域はチャネル領域の半分
迄延びるだけでめる。酸化物スペーサ４５は層２５．３
０．３５及び４０を付着及びパターン化した後に形成さ
れる。不発明は１Ｏ−１２Ｖの範囲の制御電圧に関連し
て説明されたが、これ等の制御電圧は装置の寸法と関連
してセルの寸法がさらに減少される時は減少することが
できる。最後に第６図乃至第１２図は本発明がＥＥＰＲ
ＯＭセルに応用されている場合を示すが、本発明の原理
は持久性のＤＲＡＭセル等にも応用できる。
Ｆ　発明の効果 本発明に従えば非導電性の電荷トラップ構造が与えられ
る。
本発明のメモリ・セル・アレイは多くの長所を有する。
注入型のＥＥＦＲＯＭの電荷トラップ構造としてのポリ
シリコンをな（すことによって、本発明のメモリ・セル
は容量の比を保持することにわずられされることな（設
計することができる。
注入材料としてＳｉ豊富なＳｉ３Ｎ４層を使用すること
によってＳｉ豊富な５１０２に関連する製造に伴う問題
が大いに減少する。最後に、トレンチによって分離され
た基板領域を使用することによって高い制御電圧もしく
け大きなセル構造に依存しない重ね書き可能なＥＥＰＲ
ＯＭが与えられる。
【図面の簡単な説明】
第１図は本発明の原理に従い構成されたメモリ・セルを
示した断面図である。 第２図はＳｉ豊富なＳ　ｉ　５　Ｎ　４層の屈折率とＳ
　ｉ　Ｈ２Ｃ１２／　ＮＨ３の流速比との関係を示した
グラフ図である。 第６図はＳｔ含有Ｓ　ｉ　５　Ｎ　４層の電流密度Ｊ（
対数）対印加電界の関係を示したグラフ図である。 第４図はＳｉ含有５Ｌ３Ｎ４層の、４Ｘ１０６Ｖ／ｅｍ
の印加電界におけるフラットバンド・シフト　゛対時間
の関係を示したグラフ図である。 第５図Ｈ３ｉ含有５ｉ６Ｎ４．Ｍの、７Ｘ１０６Ｖ／ｃ
ｍの印加電界におけるフラットバンド・シフト対時間の
関係を示したグラフ図である。 第６図は化学量論的Ｓ　ｔ　３　Ｎ　４及びＲ二５のＳ
ｉ含有Ｓｉ、５Ｎ４のフラットバンド・シフト対異なる
極性の印加電界の関係を示したグラフ図である。 第７図は第１図に示したメモリ・セルのアレイの上面図
である。 第８図は第７図の線８−８に沿って見た断面図である。 第９図は第７図の線９−９に沿って見た断面図゛である
。 第１０図は本発明を実施するための分離された基板部分
を与える一つの方法の断面図である。 第１１図は本発明を実施するための分離された基板部分
を与える他の方法の断面図である。 第１２図は本発明のメモリ・セルのゲート構造の他の実
施例の断面図である。 １０・・・・Ｓｉ基板、１２・・・・基板の表面、２゜
・・・・Ｓ　ｉ　Ｏ２層、２５・・・・バリヤ層、３ｏ
・・・・電荷トラップ構造、３５・・・・電荷注入構造
、４ｏ・・・・制御電極、４５・・・・スペーサ、５０
・・・・ゲート構造、６０．６５・・・・拡散領域、７
ｏ・・・・金属層、７８・・・・分離領域。 出願人　　インタ１ｂダナル・ビンμ・マシーンズ・コ
ーポレーション凄 イハ

Claims (4)

    【特許請求の範囲】
  1. （１）屈折率が２１０〜２３０のシリコン含有窒化シリ
    コン層を電荷蓄積媒体として含むことを特徴とする電荷
    記憶装置。
  2. （２）半導体基板に形成されたソース領域、ドレイン領
    域及びゲート構造体を有する電界効果トランジスタを有
    し、上記ゲート構造体が、 上記基板上に形成された絶縁層と、 上記絶縁層上に設けられた、屈折率が２１０〜２５０の
    シリコン含有窒化シリコン層よりなる電荷蓄積層と、 上記電荷蓄積層上に設けられた電荷注入構造体と、 上記電荷注入構造体上に設けられた制御電極と、よりな
    ることを特徴とするメモリ・セル。
  3. （３）上記電荷注入構造体が上記電荷蓄積層上に設けら
    れたバリヤ層と、このバリヤ層上に設けられたシリコン
    含有酸化シリコン層とからなることを特徴とする特許請
    求の範囲第２項に記載のメモリ・セル。
  4. （４）上記電荷注入構造体が上記電荷蓄積層上に設けら
    れたバリヤ層と、このバリヤ層上に設けられた、屈折率
    が２３５以上のシリコン含有窒化シリコン層とからなる
    ことを特徴とする特許請求の範囲第２項に記載のメモリ
    ・セル。
JP63200303A 1987-10-16 1988-08-12 Ｓｉ豊富な窒化シリコンの電荷トラツピング層を有する持久性メモリ・セル Expired - Fee Related JPH0795571B2 (ja)

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US07/108,886 US4870470A (en) 1987-10-16 1987-10-16 Non-volatile memory cell having Si rich silicon nitride charge trapping layer
US108886 1993-08-18

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