JPH0795571B2 - Ｓｉ豊富な窒化シリコンの電荷トラツピング層を有する持久性メモリ・セル - Google Patents

Ｓｉ豊富な窒化シリコンの電荷トラツピング層を有する持久性メモリ・セル

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JPH0795571B2
JPH0795571B2 JP63200303A JP20030388A JPH0795571B2 JP H0795571 B2 JPH0795571 B2 JP H0795571B2 JP 63200303 A JP63200303 A JP 63200303A JP 20030388 A JP20030388 A JP 20030388A JP H0795571 B2 JPH0795571 B2 JP H0795571B2
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Description

【発明の詳細な説明】 以下の順序で本発明を説明する。
Ａ 産業上の利用分野 Ｂ 従来技術 Ｃ 発明が解決しようとする問題点 Ｄ 問題点を解決するための手段 Ｅ 実施例 E1 非導電性の電荷トラツプ構造（第２、３、４、５、
６図） E2 本発明のメモリ・セル及びアレイ（第１、７、８、
９図） E3 メモリ・セル・アレイの動作 E4 メモリ・セルの改良、代替実施例（第10、11、12
図） Ｆ 発明の効果 Ａ 産業上の利用分野 本発明は一般に集積回路メモリ・セル、具体的には持久
性プログラム式メモリ・セルに関する。
Ｂ 従来技術 電気的に消去可能なプログラム式（プログラマブル）読
取り専用メモリ（EEPROM）は産業界で広く受入られてい
る。EEPROMセルは通常のワン・デバイス・ダイナミツク
・ランダム・アクセス・メモリ（DRAM）セルの容量性電
荷蓄積素子に必要な周期的なリフレツシユ・パルスを必
要としない。このことは著しい電力節力を与える。
EEPROMセルは記憶した論理状態を確立するために電荷の
注入／除去に依存しているので、EEPROMセルの書込みサ
イクルはDRAMのそれよりも著しく長くなる。
いくつかの例示的なEEPROM技術を次に説明する。
米国特許第3500142号は２つのＰ型拡散領域間のSi基板
の一部の上に存在する酸化シリコン層、該酸化シリコン
層上に存在するジルコニウム層、該ジルコニウム層上の
酸化ジルコニウム層及び該酸化ジルコニウム層上の制御
電極によつてゲート電極が画定されたプログラム式電界
効果トランジスタ（FET）を開示している。ジルコニウ
ム層は浮動ゲート構造として働く。即ちジルコニウム層
は電源に直接結合されていない。さらに、浮動ゲートは
これとその上の制御電極間の容量性結合の関数としてそ
れ自身の電圧状態（即ち浮動電圧）を取るようになつて
いる。セルをプログラムするためには、高いバイアス電
圧が制御電極に印加される。制御電極及び浮動ゲート間
の容量性結合によつてシリコン基板の２つのＰ型拡散領
域間の部分にチヤネル領域が誘導される。この高いバイ
アス電圧において、一部のキヤリヤは十分なエネルギを
得て、酸化シリコン層を通つて浮動ゲートに注入され
る。このキヤリヤの注入（アバランシエ破壊もしくは熱
電子の効果による）は印加バイアス電圧によつて決定さ
れる量の電荷を浮動ゲートに与える。セルを消去するた
めには、負のバイアス電圧が制御電圧に供給され、前に
浮動ゲートに蓄積された電荷のキヤリヤは酸化シリコン
層を通つてシリコン基板中に注入される。
他のEEPROMセルでは、非導電性の電荷トラツプ層が上述
のジルコニウムの浮動ゲートに代つて使用されている。
米国特許第3878549号では、FETのゲート電極はシリコン
基板と接触する酸化シリコンの層、該酸化シリコン層上
の窒化シリコンの薄層、窒化シリコン層上の複数のシリ
コンのクラスタ、シリコンのクラスタに重畳する第２の
窒化シリコンの層及び制御電極より成る。高いバイアス
電圧が印加されると、電子は酸化シリコン層及び第１の
窒化シリコン層を通して注入され、窒化シリコン層に重
畳するシリコンのクラスタによつてトラツプされる。特
開昭55−87490号では、複数の酸化シリコン層及び窒化
シリコン層を間挿した構造が与えられている。基板から
注入される電荷は印加バイアス電圧の大きさに依存して
１つもしくはそれ以上の窒化シリコン層によつてトラツ
プされる。PCT出願第80−01179号はシリコン基板から注
入される電荷が酸化シリコン層を通過して窒化シリコン
層によつてトラツプされる持久性メモリ・セルを開示し
ている。米国特許第3649884号は化学量論的な酸化シリ
コンの介在層を通つてシリコン基板から注入される電荷
をトラツプするシリコン豊富な酸化シリコンの介在層を
含むゲート組立体を有する電界効果トランジスタを開示
している。
上述の参考文献では、メモリ・セルは基板の誘導チヤネ
ル領域から介在する絶縁層を通り、導電性もしくは非導
電性の電荷トラツプ層への電荷の注入によつてプログラ
ムされる。実際は、誘導されたチヤネル領域からの電荷
注入の程度を正確に制御することは困難である。上側の
電荷トラツプ層からチヤネル領域を分離する酸化シリコ
ン層は、十分薄くて電荷の移動を可能とするものでなけ
ればならないが、電荷トラツプ層が蓄積電荷を保持でき
る程度に厚くなければならない。これ等の特性は酸化物
層の厚さ及び化学量論的値の変化に極めて敏感である。
これ等の困難を克服するために、誘導チヤネル領域から
の電荷の注入に依存しないEEPROMを構成する試みがなさ
れている。米国特許第4104675号では、シリコン基板は
熱的に成長した酸化シリコンの厚い層及び熱分解による
酸化シリコンの薄い層で覆われている。アルミニウムの
層がこの熱分解によるSiO2層の上に付着されている。こ
の特許の第７図に示されているように、アルミニウム層
がFETメモリ装着のゲート電極として使用され、熱分解S
iO2層及び熱成長SiO2層がゲートの絶縁層として使用さ
れている。熱分解SiO2はその中に過剰のシリコンを有す
る。過剰シリコンの量は熱成長SiO2−Si基板のインター
フエイスからの距離の関数として増大している。シリコ
ン濃度のこの増大は傾斜バント・ギヤツプ構造を生じ、
アルミニウム電極からのSiO2基板インターフエイスへの
正孔及び電子の注入を可能にしている。従つてこの特許
は基板の表面のトンネリングに依存しないで、電荷の注
入／除去がトラツピング中心と上側の電荷注入構造体間
で生ずる構造を開示している。実際にはこの特許の原理
に基づいてメモリ・セルを構成するのは困難である。そ
れは厚いSiO2層がトラツピング層として十分でないから
である。即ち十分な電荷がトラツプされず、トラツプさ
れた電荷がSiO2層内で不均一に分散する。従つてEEPROM
セルの閾値に対するトラツプ電荷の影響によつて装置の
特性は装置ごとに異なる。
上述の欠点のうちいくつかはこの米国特許第4104675号
の発明者であるデイマリヤ（DiMaria）の後の論文によ
つて認められている。たとえば1981年７月刊「ジヤーナ
ル・オブ・アプライド・フイジツクス」第52巻、第７
号、第4825頁−第4842頁のデイマリヤ他「Si豊富なSiO2
注入体及び浮動多結晶Si蓄積層を使用した電気的に変更
可能な読取り専用メモリ」（DiMaria et al“Electrica
lly−Alternable Read−Only−Memory Using Silicon−
Rich SiO2 Injector and a Floating Polycrystaline S
ilicon Storage Layer"、Journal of Applied Physics.
Vol.52、No.7、July 1981、pp.4825−4842）を参照され
たい。この論文の第２図に示されているように、化学量
論的なSiO2層が２つのSi豊富なSiO2層間にサンドイツチ
されている。下のSi豊富なSiO2層は第１のポリシリコン
層上に存在し、上のSi豊富なSiO2層は第２のポリシリコ
ン電極の下に存在する。電荷移動は２つのポリシリコン
電極間で２つのSi豊富なSiO2層を通して行われる。この
中央の化学量論的なSiO2層と関連する２重のSi豊富なSi
O2層は通常２重電子注入構造（DEIS）と呼ばれる。先
ず、下のポリシリコン電極は注入された電荷を蓄積する
浮動ゲートとして働く。このような構造は上述の特許の
厚い酸化物層よりも多くの電荷を貯え、注入された電荷
をより一様に貯える。しかしながらこの米国特許第4104
675号と反対に、下及び上のSi豊富なSiO2中のSiの量は
相対的に等しく、介在するSiO2層は余分のSiを含まな
い。
さらに上述のメモリ・セルには他の問題がある。信頼の
おける電荷蓄積構造を与えるために、導電性層が使用さ
れている。従つて上述の米国特許第3500142号の場合と
同様に、浮動ゲートと制御ゲート間の容量性結合に頼つ
て、セルをプログラムしもしくは消去する。このような
状態はより低い印加電圧を用いる現在の装置技術と両立
しない。さらに、２つのポリシリコン層間の酸化物層の
特性を正確に制御することは困難であるので、この容量
性の特徴は上側のポリシリコン電極に対して下側のポリ
シリコン電極の寸法を増大することによつて補償しなけ
ればならない。このことは現在の装置の寸法の小型化傾
向と両立しないことを意味する。
従つて、熱いキヤリヤの注入によつてプログラムされる
のではなく、しかも現在の装置のスケーリング（小型
化）の傾向と両立する非導電性の電荷トラツプ構造を組
込んだEEPROMメモリ・セルが必要とされる理由が明らか
であろう。
Ｃ 発明が解決しようとする問題点 本発明の目的は、非導電性の電荷トラツプ構造を与える
ことにある。
本発明に従い、熱いキヤリヤの注入に存在しない電荷ト
ラツプ構造が与えられる。
本発明に従えば、厚さ及び化学量論的割合いの小さな変
化に過度に敏感でない電荷トラツプ構造が与えられる。
本発明に従えば、高密度のEEPROMアレイ中に使用される
電荷トラツプ構造が与えられる。
Ｄ 問題点を解決するための手段 本発明に従えばSi（シリコン）豊富なSi3N4（窒化シリ
コン）の層より成る電荷トラツプ構造が与えられる。Si
豊富なSi3N4の層中のSiの量は、この層が化学量論的なS
i3N4層と比較して顕著な電荷移動の増強を与えることな
く、顕著な電荷蓄積の増強を与えるように制御される。
本発明の一つの特定の態様においては、電荷トラツプ注
入構造は上述のSi豊富なSi3N4層、バリヤ層、及び化学
量論的なSi3N4と比較して顕著な電荷の蓄積の増強を与
えることなく顧著な電荷の移動の増強を与えるSi豊富な
Si3N4の第２の層によつて与えられる。
本発明の他の特定の態様においては、上述の電荷トラツ
プ／注入構造はゲート絶縁層と制御電極間に与えられて
FET EEPROMのゲート電極を画定する。セルは深い分離ト
レンチによつて互に分離されている一連の基板部分に配
置できる。基板部分は夫々の基板バイアス・ゼネレータ
によつて個々にバイアスされる。これによつて個々のセ
ルの消去が可能になり、重ね書き可能なEEPROMアレイが
与えられる。
上述の構造を組込んだメモリ・セルは導電性のトラツプ
層の場合にみられる制御、寸法上の制約がなく、しかも
電荷注入機構として熱いキヤリヤの注入を用いない。
Ｅ 実施例 E1 非導電性の電荷トラツプ構造。
非導電性の電荷トラツプ構造には多くの実施例が考えら
れるが、以下これについて説明する。
化学量論的SiO2は電荷トラツプの性質を有することがわ
かつている。これ等の電荷トラツプの性質は処理方法に
よつて大いに異なる。1976年１月刊のジヤーナル・オブ
・エレクトケミカル・ソサイアテイ第42−47頁のジユラ
による「熱い電子をトラツプするSiO2に対する処理方法
の効果」（Gdula、“The Effects of Processing on Ho
t Electron Trapping SiO2、"J.Electrochem.Soc.、Jan
uary 1976、pp.42−47）と題する、論文中には、ホウ素
をドープしたCVD SiO2は乾燥O2雰囲気中で熱的に成長し
たSiO2よりも３倍程高い電荷トラツプ効率を有すること
が示されている。1980年刊インステイチユート・オブ・
フイジカル・コンフアレンスS.N.50、第28−39頁のヤン
グ「SiO2の電子トラツピング」（Young“Electron Trap
ping in SiO2、"Inst.Phy.Conf.、S.N.50、1980、pp.28
−39）と題する論文には、トラツプ密度は付着後のアニ
ール時間、温度及び雰囲気の関数として１桁程度変化す
ることが示されている。SiO2の最適なトラツプ密度は10
17−101g/cm3程度であることが示されている。この値は
FETのチヤネル領域を制御するのに必要な値の少なくと
も３桁程度少い。さらにSiO2内のSiの拡散率が高いため
に、実際のトラツプ位置は基板表面からの距離によつて
変化する。これによつてメモリ・セルの閾値電圧に対す
る電荷蓄積の効果が変化する。
Si豊富なSiO2は化学量論的SiO2よりも多くのトラツプを
有することがわかつている。1983年10月刊ジヤーナル・
オブ・アプライド・フイジツクス第54巻第10号、第5801
−5827頁のデイマリヤ他「化学量論的値からずれたSiO2
層中の電荷の移動及びトラツプ現象」（DiMaria et a
l、“Charge Transport and Trapping Phenomena in Of
f−Stoichiometric Silicon Dioxide Films、"j.Appl.P
hy.、Vol.54、No.10、October 1983、pp.5801−5827）
と題する論文にはSi豊富なSiO2（１％乃至６％過剰なSi
を含む）は略1020トラツプ/cm3を有することを示してい
る。化学量論的SiO2中の主なトラツプ中心を与える−OH
官能基及び物理的不連続性の外に、Si豊富なSiO2は余分
なトラツプを与えるSi原子のクラスタを有する。しかし
ながら上記デイマリヤ（DiMaria）の論文に指摘されて
いるように、Siのクラスタの存在は電子移動のための新
らしい機構（即ちクラスタ−クラスタ・エネルギ・バン
ド間のフオーラ・ノルハイム（Fowler−Norheim）トン
ネリングを与える。この機構によつて１％−６％Siが豊
富なSiO2層は化学量論的SiO2層が蓄積するよりも少なく
蓄積する点迄、層の導電率を増強する。SiO2層のSiの量
が増加すると、上述の導電率はSiクラスタの寸法の増大
とクラスタ間の距離の現象との組合せ効果によつて指数
的に増大する。化学量論的SiO2層の上部にある非常にSi
が豊富なSiO2層（化学量論的値よりもSiが13％豊富）は
同じ印加電圧でSiO2単独によつて与えられるよりも高い
電子の流れ105を与える。これについては1980年５月
刊ジヤーナル・オブ・アプライド・フイジツクス第51
巻、第５号、第2722−2735頁のデイマリヤ他「Si豊富な
SiO2層からSiO2層中への高電流注入及び実験的応用」
（DiMaria et al“High Current Injection Into SiO2
From Si−Rich SiO2Films and Experimental Applicati
ons."J.Appl.Phy.、Vol.51、No.5、May 1980、pp.2722
−2735）と題する論文を参照されたい。上述のDEIS EEP
ROMに関する特許に示されたように、この注入特性は多
くのEEPROMの応用に使用されている。しかしながら、Si
豊富なSiO2は電荷トラツプとしてよりも電荷注入体とし
て働くので、電荷繊維機能を与えるのに使用することは
できない。
窒化シリコンを電荷トラツプ構造として使用することは
知られている。金属−窒化シリコン−酸化物−Si（MNO
S）PROMでは、アバランシエ破壊によつて基板から注入
される電子は酸化物層を通つて窒化シリコン層によつて
トラツプされる。しかしながら、これ等の装置はいくつ
かの問題がある。Si3N4層中に蓄積された電荷は自己再
配列し、Si3N4の導電性及びバルク・トラツピングによ
つて時間とともに漏れる。トラツプされた電荷は又Si3N
3−SiO2のインターフエイス近くから薄いSiO2層（約25
−30Å）を通つてSi基板に後方トンネリングする。これ
については1981年７月刊ジヤーナル・オブ・アプライド
・フイジツクス第52巻、第７号、第4825−4842頁のデイ
マリヤ他「Si豊富なSiO2注入体及び浮動多結晶Si蓄積層
を使用する電気的に変更可能な読取り専用メモリ」（Di
Maria et al、“Electrically Alterable Read−Only−
Memory Using Si−Rich SiO2 Injectors and a Floatin
g Polycrystalline Silicon Storage Layer、"J.Appl.P
hy.、Vol.52、No.7、July 1981、pp.4825−4842）と題
する論文、特に第4826頁を参照されたい。
Si豊富なSi3N4についての実験を行つて、バルク導電特
性は上記DiMariaのSi豊富なSiO2に関する発見と一致す
ることがわかつた。Siの量が増加すると層の導電率も増
大する。正味の効果は、低いSi含有量でトラツピングを
減少し、高いSi含有量でトラツピングを実質的になくし
てしまう。これ等の効果はエレクトロケミカル・ソサイ
アテイの第166回会議（1984年10月７−12日に米国ルイ
ジアナ州ニユー・オーリンズ市で開催）のA.バタチヤリ
ヤ他によつて発表された講演「LPCVD Si豊富な窒化物層
の物理及び電気的性質」（166th Meeting of the Elect
ro Chemical Society（New Orleans、LA、Oct、７−1
2、1984）、A.Bhattacharyya et al“Physical and Ele
ctrical Charactristics of LPCVD Si−Rich−Nitride
Films"）で発表されている。同じく、1973年５月刊のジ
ヤパン・ジヤーナル・オブ・アプライド・フイジツクス
第12巻、第５号、第641−第647頁の棚橋他「過剰なSi含
有量を変化した時の蒸着窒化シリコン層の性質」（Tana
bashi et al.“Properties of Vapor Deposited Silico
n Nitride Films with Varying Excess Si Content、"J
apan J.Appl.Phy.、Vol.12、No.5、May 1973 pp.641−6
47）と題する論文を参照されたい。しかしながら、上述
の文献に論じられているように厚い層（≧0.1μｍ）に
定電流でストレスを与えた場合に比べて、薄い層（100
Å）に定電圧でストレスを与えた場合は、Si3N4中に少
量のSiを加えた時に、追加のトラツプ中心の密度がSi豊
富なSiO2に見られるように導電性の増強によつて打消さ
れないことがわかつた。換言すると、低い含有量のSi豊
富なSi3N4層は化学量的なSi3N4よりも効果的により多く
の電荷を蓄積する。Siの百分率含有量が高くなると、導
電効果が増大し始める。結論として、測定されたこの薄
い層の性質はバルク層について報告された性質と一致し
ている。
上述の実験結果を第２図乃至第４図に示す。この実験に
使用したキャパシタ構造はｐ型Si基板上に熱的に成長し
た45ÅのSiO2層、ジクロルシラン（SiH2Cl2）及びアン
モニア（NH3）を種々の比Ｒ（化学量論的Si3N4の場合の
Ｒ＝0.1から高度にSi豊富なSi3N4の場合のＲ＝31迄）で
使用してLPCVD（0.25トール、770℃）によつて付着した
75ÅのSi3N4層及び１μｍのアルミニウム層より成る。
第２図（従来技術）はSiH2Cl/NH3の流速の比ＲとSi3N4
層の屈折率ｎの関係を示したグラフ図である（上述の19
84年のエレクトロケミカル・ソサイアテイの講演集参
照）。屈折率はSiの含有量の増加とともに線形に増大し
ている。第３図はＲが０、１、３、５、10、15及び31の
Si3N4層のlogJ（ＪはA/cm2を単位とする電流密度）対電
界（E/cm）のグラフ図である。一般にこのグラフは、Si
の含有量が少ない（Ｒ＝３及び５）Si3N4層では化学量
論的Si3N4と比較して相対的に小さな導電率の増加を示
すことを示している。Siの含有量がＲ＝10もしくはそれ
以上に増大すると導電率は著しく増大する。第４図は印
加電界が４×106V/cmの時のフラツトバンド・シフト対
時間（秒）のグラフ図である。Ｒ＝３の場合フラツトバ
ンド・シフトはＲが0.1、10もしくは15の層によつて生
ずるシフトよりも大きいことに注意されたい。Ｒ＝10の
層はＲ＝15の層よりも大きなフラツトバンド・シフトを
与えることに注目されたい。印加電界が７×106V/cm
（第５図）に上昇すると、Ｒ＝３の層によつて生ずるフ
ラツトバンド・シフトはいく分大きくなるが、Ｒ＝10及
びＲ＝15の層によつて生ずるシフトはほとんど変化して
いない。上述の実験結果は、追加のSi含有量が低いと、
Si豊富なSi3N4層が（夫々第４図及び第５図の中位及び
高い印加電界での高いフラツトバンド・シフトによつて
示されるように）著しく増強されたトラツプ特性を示
し、しかも（第３図に示すように）著しく増強された導
電率特性を示すことがないことを示している。
さらに実験を行つてSi豊富なSi3N4の電荷トラツピング
特性を求めた。第６図は両方の極性の電界（MV/cm）を
一定時間印加した時のフラツトバンドのシフト（△
VFB）を示した図である。テスト構造はｐ型Si基板上に
熱成長させた70ÅのSiO2（OX）層、その上に付着した10
0ÅのSi3S4（NIT）もしくはSi豊富なSi3N4（SRN）層
（Ｒ＝0.1及び５）、このSi3N4層もしくはSi豊富なSi3N
4層上に熱的に成長した45ÅのSiO2（OX）層及び１μｍ
のAl層より成る。化学量論的Si3N4（実線）は両方の極
性の電界Ｅで夫々正のフラツトバンド・シフトを示し、
２つのシフト間の差はＥ＝±7.5×106V/cmでわずか略1.
5Vであることに注目されたい。しかしながら、Ｒ＝５の
Si豊富なSi3N4層は電界Ｅの関数として正及び負のフラ
ツトバンド・シフトを示す。従つて正孔及び電子の両方
がトラツプされる。２つのシフト間の差はＥ＝7.5×106
V/cmで略3.5Vである。このフラツトバンド・シフトの差
は製造可能なEEPROMセルを与えるのに十分である。
上記の実験によつて明らかなように、特にＲ＝３〜５
（夫々屈折率＝2.10もしくは2.17に対応）で付着された
Si豊富なSi3N4はEEPROMセルのポリシリコン浮動ゲート
によつて通常与えられる電荷蓄積機能を与える。一般に
0.1より大きく10未満（より具体的には屈折率が略2.10
及ひ2.30間にある）のSi豊富なSi3N4層は顕著な電荷伝
導を与えないで顕著な電荷トラツプの増強を与える。
E2 本発明のメモリ・セル及びアレイ 第１図は上述のSi豊富なSi3N4層を電荷トラツプ構造と
して有するEEPROMセルの断面図である。ゲート構造50が
Si基板10の表面上に与えられている。基板10は＜100＞
配向の、Ｎ＋型単結晶Siウエハであり、エピタキシヤル
付着もしくはインプラテーシヨンによつて形成されたＰ
−表面領域12を有する。100ÅのSiO2層20が基板10畳に
熱的に成長されている。実際には、絶縁層20は複数のSi
O2−Si3N3層もしくはSiO2−オキシ窒化シリコン層で形
成することもできる。Ｒ＜10で付着されたSi豊富なSi3N
4層30がSiO2層20の上側に与えられる。この層は略15Å
乃至100Åの厚さを有する。このSi豊富なSi3N4層は３乃
至５の範囲のＲで付着されることが好ましい。Si豊富な
Si3N4層30上には40乃至100Åのバリヤ層25が形成されて
いる。このバリヤ層は高温に保たれたウエツトなO2雰囲
気にさらすことによつて層30上に酸化物層の熱成長によ
り形成されることが好ましい。
本発明のEEPROMセルを与えるためには、所定のバイアス
で蓄積される電荷を最大化することが好ましい。稠密な
装置の幾何学形状から生ずる敏感性によつて、10乃至12
Vの範囲もしくはそれ以下の使用電圧を使用することが
好ましい。この分野で知られているように電荷トラツプ
構造によつてトラツプされる電荷の量を増大する（しか
も電荷注入機構としての基板からのトンネリングをなく
す）１つの方法は電荷注入構造を電荷トラツプ構造の上
に形成することである。
従つて、電荷注入構造35がバリヤ層25上に形成される。
一般に、SiO2より成る電荷注入構造（化学量論的SiO2層
の上に存在するSi豊富なSiO3層より成る）は良好な電荷
注入特性を与えるので、これらを本発明において電荷注
入を与えるのに使用することができる。しかしながら、
本発明においては化学量論的SiO2のようなバリヤ絶縁層
の上のSi豊富なSi3N4層（Ｒ＞10）より成る電荷注入構
造を形成することが好ましい。次の理由でSiO2注入構造
よりもSi3N4注入構造の方が好ましい。Si豊富なSiO2層
と化学量論的SiO2層間のインターフエイスは注入を増強
する。1980年９月刊ジヤーナル・オブ・アプライド・フ
イジツクス第51巻第９号、第4830−4841頁のデイマリヤ
他「Si豊富なSiO2層からの高電流注入を使用するSiO2中
の電荷トラツピングの研究」（DiMaria et al、“Charg
e Trapping Studies In SiO2 Using High Current Inje
ction From Si−Rich SiO2 Films、"J.Appl.Phy.、Vol.
51、No.9、September 1980、pp.4830−4841）と題する
論文中に記載されているように「この高電流はこの材料
の２相（Si及びSiO2）特性によるSi豊富なSiO2とSiO2の
インターフエイスにある局圧的な電界の歪によつて生ず
るものと考えられる」。研究によればSiは容易にSiO2内
を拡散することがわかつている。1985年１月刊アプライ
ド フイジカル・レターズ第46巻第１号、第38−40頁の
ネスビツトによる「Si豊富なSiO2層のアニーリング特
性」（Nesbit“Annealing Charateristics of Si−Rich
SiO2 Films、"Appl.Phy.Lett.、Vol.46、No.1、Januar
y 1985、pp.38−40）と題する論文の第II表及び第III表
に示されているようにSi豊富なSiO2中のクラスタの寸法
及びその拡散度はアニール時間／温度とともに増大す
る。多くのゲート電極形成後の処理シーケンスでは高い
アニール時間／温度が使用されているから、この増強さ
れたSiO2注入特性を与えるSiクラスタは隣接するSiO2中
に拡散し、局所電界の歪を減少して注入閾値を破壊す
る。SiはSi3N4内では拡散度がはるかに小さいのでSi3N4
/SiO2インターフエイスはその後の熱処理段階に対して
はるかに高い耐性を有する。結果のSi豊富なSi3N4の注
入体（屈折率2.35以上、好ましくはＲ＝15の2.50）は化
学量論的Si3N4よりも著しく増強された電荷トラツピン
グを与えることなく（第４図、第５図）著しく増強され
た電荷の伝導を与える（第２図）。
導電性材料が複数のゲートを相互接続する長い線の形で
制御電極40を画定している。この意味で制御電極40はワ
ン・デバイス・ダイナミツク・ランダム・アクセス・メ
モリ・セルの電荷移動ゲートFETを相互接続するのに通
常使用されているワード線と同じである。制御電極40は
多くの導電性材料（たとえばAl、Al合金、耐火金属、耐
火金属シリサイド）から形成できるが、ドープド・ポリ
シリコン、又はドープド・ボリシリコンとタングステン
・シリサイドもしくはチタン・シリサイドのような耐火
金属シリサイドの複合体から形成されることが好まし
い。
制御電極40を形成した後に、基板10上に500乃至2000Å
のSiO2層を付着して、CF4/O2プラズマ中で方向性にエツ
チして複合スタツク・ゲート構造50の側壁上にスペーサ
45を与える。ゲート構造50の画定中にSiO2層20がパター
ン化されない程度にスペーサ45の画定中に残りの部分が
除去される。次にＮ＋型拡散領域60、65がゲート構造の
両側にリン・イオン・インプランテーシヨンによつて画
定され、パツシベーシヨン層80（ホスホシリケート・ガ
ラス、ボロホスホシリケート・ガラスのような高い絶縁
性の再溶融可能な材料もしくはポリイミドのような有機
樹脂より形成される）がウエハ上に付着される。次に通
常のホトレジストを付着、露光及び現像して拡散領域6
0、65上に存在するパツシベーシヨン層80の部分を露出
して、これ等の部分をCHF3/O2 RIE中でエツチングして
除去し、バイアを画定する。次に金属層70を付着し、バ
イアを充填して拡散領域にコンタクトを形成する。最後
に、以下詳細に説明するように、金属層70をパターン化
して拡散領域のうち選択された領域を相互接続する。こ
のようにして形成されたメモリ・セルは分離領域78で分
離されている。
第７図は本発明に従つて構成されたメモリ・セルのアレ
イの上面図である。複数の分離領域100A−100Dが互に平
行に蛇行して配置されていて、分離された基板部分を画
定している。これ等の分離領域100については以下より
詳細に説明する。ワード線40A−40Cは分離領域100A−10
0Dに直交する方向に配置されている。ゲート構造50の上
に存在する制御電極40を与えるワード線40A−40Cの部分
は参照文字Ｇ乃至Ｏによつて示されている。従つて、た
とえば、ワード線40Aは第１のゲート構造Ｇ、第２のゲ
ート構造Ｈ及び第３のゲート構造Ｉのための制御電極40
を与える。金属線70A−70C及び75A−75Cが分離領域100A
−100Dの方向と平行に交互に配置されている。これ等の
金属線はワード線の各側上の１つおきの拡散領域を相互
接続している。より具体的に説明するために、第１図を
再び参照すると、金属線70A−70Cがパツシベーシヨン層
80中のバイアを通して拡散領域60に接続されている。金
属線70A−70Cは拡散領域60がFETのソース電極として働
くようにバイアスされる。従つて、線70A−70Cはソース
線と呼ばれる。同じく、金属線75A−75Cは拡散領域65に
結合されている。拡散領域65はFETのドレイン電極とし
て働くので、線75A−75Cはドレイン線と呼ばれる。これ
等の金属線と拡散領域間のコンタクトは第７図にＸ印を
含むボツクスで示されている。従つて同じ分離領域100A
−100D間に存在する隣接するメモリ・セルは拡散領域を
共用している。たとえば、ゲート構造Ｇによつて画定さ
れるメモリ・セルとゲート構造Ｊによつて画定されるメ
モリ・セルはソース線70Aに結合された共通の拡散領域
を共用している。同じく、ゲート構造Ｊによつて画定さ
れたメモリ・セルとゲート構造Ｍによつて画定されるメ
モリ・セルはドレイン線75Aに結合された共通のドレイ
ン拡散領域65を共用している。
第８図は第７図の線８−８に沿つて見た断面図である。
第８図に示したように、隣接するSi部分（たとえばその
中に形成された拡散領域65Aを有する）は分離領域100に
よつて横方向に分離されている。分離領域100は非侵食
性のマスク（たとえば基板上のSiO2層及びSiO2層上のSi
3N4層）上の通常のホトレジストによつて露出されたSi
基板の部分をエツチングすることによつて形成される。
露出した基板の部分は塩素をベースとする気体プラズマ
中で異方性にエツチされる。SiO2の厚い層が次にトレン
チの側壁及び底部上に付着され、トレンチがポリシリコ
ンで充填される。次にトレンチの外部に存在するポリシ
リコン及び厚いSiO2層が除去される。これに代つてトレ
ンチには厚いSiO2の層もしくは他の絶縁層（たとえば、
ポリイミド）が充填できる。いずれにしても、トレンチ
はＰ−型表面領域12を通してＮ＋型バルク基板10迄延び
る程十分深くなくてはならない。このようにして、分離
領域は基板を独立にバイアス出来る離散部分に分離す
る。従つて、再び第７図を参照すると、その上にメモリ
・セルＧ、Ｊ及びＭが形成される基板の部分は第１の電
圧に設定され、他方残りの基板の部分は第２の電圧に設
定される。実際、夫々の基板部分の上に独立してバイア
ス電圧を設定するために多くの良く知られている基板バ
イアス回路の任意の１つが使用される。これ等の回路の
出力はコンタクトS1、S2等を通つて個々の基板部分に送
られる。コンタクトはトレンチによつて取巻かれ、基板
の隣接部分に影響を与えないようになつている。このよ
うな能力の重要性については以下詳細に説明する。
第９図は第７図の線９−９に沿つて見た断面図である。
隣接メモリ・セルは共通の拡散領域を共有している。
E3 メモリ・セル・アレイの動作 第７図、第８図及び第９図に示されたメモリ・セル・ア
レイの動作を説明する。
セルの１つからのデータを読取るために、所望のセルに
関連するワード線40A−40Cが0Vから＋5Vに上昇され、す
べてのドレイン線75A−75Cが0Vから＋5Vに上昇される。
ソース線70A−70Cは0Vに保持される。ドレイン線の電圧
はワン・デバイス・ダイナミツク・ランダム・アクセス
・メモリ技術に使用されている良く知られた差動ラツチ
・センス増幅器によつてモニタされる。もしアクセスし
たセルのゲート構造50のSi豊富なSi3N4層30が電荷を蓄
積している場合には、この装置に関連するチヤネル領域
は反転することができず、従つて装置はオンにならず、
ドレイン線電圧は変化しない。蓄積された電荷の存在は
「低」論理状態を示す。もしアクセスしたセルのゲート
構造50のSi豊富なSi3N4層30が電荷を蓄積していない場
合には、制御電極40上の高電圧によつて装置はオンに転
じ、結合されているドレイン線75A−75Cから少量の電荷
が失われ、これがセンス増幅器によつて検出される。蓄
積電荷がないことは「高」論理状態を示す。
「高」論理状態をセルの１つに書込むために、所望のセ
ルに関連するワード線40A−Ｃは0Vから＋10Vに上昇す
る。所望のセルに関連し、0Vに保持されているソース線
−ドレイン線対を除くすべてのドレイン線75A−75C及び
ソース線70A−70Cは＋5Vの電圧に上昇される。この結
果、所望のセルのゲート構造50はこれに＋10Vの電圧が
かかり、制御電極40から基板12にかけて、Si豊富なSi3N
4層30から電荷注入構造35を通つて制御電極40に電荷の
注入を生ずるに十分な電界を生ずる。これ等の制御電界
は電荷を蓄積しているSi豊富なSi3N4層30中の電荷トラ
ツプの完全な電荷減少を可能にする程十分長い時間保持
される。印加制御電圧の特徴は選択していないセルに印
加される最大の差電圧が＋5Vであり、この値は蓄積され
ている電荷が失われるには不十分な値である。
「低」論理状態をセルの１つに書込むためには、所望の
セルに関連するワード線40A−40Cは0Vに保持される。選
択されないソース線70A−70C及びドレイン線75A−75Cは
＋5Vに上昇され、他方選択されたセルに関連する線は浮
動状態にされる（即ち、これ等は電圧源には結合されな
い）。同時に所望のメモリ・セルが存在する基板部分は
＋10Vに上昇される。残りの基板部分は大地電圧に保持
されている。この結果、電界が基板10から制御電極40の
方向に与えられ、電荷が電荷注入構造からSi豊富なSi3N
4層30に注入される。選択しないセルには＋5Vの差電圧
が制御電圧に与えられ、従つて望まれないプログラミン
グが防止される。
従つて上述のように個々のセルはセルの行もしくはセル
のアレイを消去することなく、相継ぐ反対の論理状態に
よつて重ね書きできる。
次に上述の動作を第７図に示されたアレイ中のメモリ・
セルの１つについて遂行される順次動作サイクルを示す
次の例で説明する。
例１−“0"のセルＫへの書込み ワード線40Bは0Vに保持され、ワード線40A及び40Cは＋5
Vに上昇されている。線70A、75A及び70C、75Cは＋5Vに
上昇され、線70B、75Bは浮動にされる。分離領域100Bと
100Cの間の基板部分は＋10Vに上昇され、他方残りの基
板部分は0Vに保持される。従つてゲート構造Ｋには−10
Vが印加され、電子がセルＫのゲート構造50の制御電極4
0から注入されてSi豊富なSi3N4層30によつてトラツプさ
れる。
例２−“1"のセルＫへの書込み ワード線40Bを＋10Vに上昇し、他方ワード線40A及び40C
は0Vに保持される。線70A、75A及び70C、75Cは＋5Vに上
昇され、線70B、75Bは0Vのままにされる。基板は大地電
圧に保持される。従つてゲート構造には＋10Vが印加さ
れ、例１でトラツプされた電荷がトラツプ層30から除去
され、制御電極40に注入される。
例３−セルＫの読取り ワード線40Bは＋5Vに上昇され、ワード線40A、40Cは大
地電圧に保持される。ドレイン線75A−75Cは＋5Vに上昇
され、ソース線70A−70Cは0Vに保持される。セルＫは電
荷を蓄積していないので装置がオンになり、センス増幅
器のドレイン線の電圧がわずかに降下する。
E4 メモリ・セルの改良代替実施例 第６図乃至第９図に示された本発明のメモリ・セルはｎ
＋基板10とその上にｐ−エピタキシヤル層12上に形成さ
れているが、実際にはこの構造は「高」論理状態の書込
みよりも「低」論理状態の書込みの場合により大きなキ
ヤパシタンスを生ずる。例１で局所的基板を＋10Vにバ
イアスした時に基板の底部（ｐ−ｎ＋）のダイオードが
順方向にバイアスされ、隣接するポケツトにｎ＋ｐ−キ
ヤパシタンスを形成するようになる。このキヤパシタン
スの差は望まれる場合はいくつかの技術によつて除去で
き、「低」論理状態書込みのパホーマンスの改良及び電
力の節約が得られる。このような技術は第10図に示した
ように深くインプラントしたｎ＋サブコレクタ層14を与
えるものである。もし基板の固有抵抗を低くしたい場合
にはｎ＋サブコレクタ層14の上にｐ＋インプラント層を
加えることができる。このようなｐ＋インプラント層は
必要ではないが装置の設計の観点から有用である。第11
図に示した他の技術はSi層12の下に分離層16を設けるも
のである。
実際に、この構造はたとえば米国特許第4601779号に開
示されている多くの一般に知られている絶縁体上にSiを
付着する方法の任意の一つを使用することによつて与え
ることが出来る。
メモリ・セル及びアレイは特定の実施例について説明さ
れたが、多くの変更が可能である。たとえば、もしより
高い制御電圧に耐えることができるならば、電荷注入構
造はゲート構造から除くことができる。さらに所望のセ
ルに“1"状態を書込んでいる時に選択しないセルのプロ
グラミングが生ずる懸念がある時は、第12図に示した構
造を使用することができる。電荷蓄積−注入層（30、3
5）はチヤネル長の半分の長さの上に配置されている。
チヤネルの残りは通常のポリシリコン−絶縁体ゲート構
造によつて覆われている。従つて、電荷が過剰に除去さ
れても、結果の反転領域はチヤネル領域の半分迄延びる
だけである。酸化物スペーサ45は層25、30、35及び40を
付着及びパターン化した後に形成される。本発明は10−
12Vの範囲の制御電圧に関連して説明されたが、これ等
の制御電圧は装置の寸法と関連してセルの寸法がさらに
減少される時は減少することができる。最後に第６図乃
至第12図は本発明がEEPROMセルに応用されている場合を
示すが、本発明の原理は持久性のDRAMセル等にも応用で
きる。
Ｆ 発明の効果 本発明に従えば非導電性の電荷トラツプ構造が与えられ
る。
本発明のメモリ・セル・アレイは多くの長所を有する。
注入型のEEPROMの電荷トラツプ構造としてのポリシリコ
ンをなくすことによつて、本発明のメモリ・セルは容量
の比を保持することにわずらわされることなく設計する
ことができる。注入材料としてSi豊富なSi3N4層を使用
することによつてSi豊富なSiO2に関連する製造に伴う問
題が大いに減少する。最後に、トレンチによつて分離さ
れた基板領域を使用することによつて高い制御電圧もし
くは大きなセル構造に依存しない重ね書き可能なEEPROM
が与えられる。
【図面の簡単な説明】
第１図は本発明の原理に従い構成されたメモリ・セルを
示した断面図である。 第２図はSi豊富なSi3N4層の屈折率とSiH2Cl2/NH3の流速
比との関係を示したグラフ図である。 第３図はSi含有Si3N4層の電流密度Ｊ（対数）対印加電
解の関係を示したグラフ図である。 第４図はSi含有Si3N4層の、４×106V/cmの印加電界にお
けるフラツトバンド・シフト対時間の関係を示したグラ
フ図である。 第５図はSi含有Si3N4層の、７×106V/cmの印加電界にお
けるフラツトバンド・シフト対時間の関係を示したグラ
フ図である。 第６図は化学量論的Si3N4及びＲ＝５のSi含有Si3N4のフ
ラツトバンド・シフト対異なる極性の印加電界の関係を
示したグラフ図である。 第７図は第１図に示したメモリ・セルのアレイの上面図
である。 第８図は第７図の線８−８に沿つて見た断面図である。 第９図は第７図の線９−９に沿つて見た断面図である。 第10図は本発明を実施するための分離された基板部分を
与える一つの方法の断面図である。 第11図は本発明を実施するための分離された基板部分を
与える他の方法の断面図である。 第12図は本発明のメモリ・セルのゲート構造の他の実施
例の断面図である。 10……Si基板、12……基板の表面、20……SiO2層、25…
…バリヤ層、30……電荷トラツプ構造、35……電荷注入
構造、40……制御電極、45……スペーサ、50……ゲート
構造、60、65……拡散領域、70……金属層、78……分離
領域。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/788 29/792 (72)発明者 ガリイ・ダグラス・グリース アメリカ合衆国ヴアーモント州コルチエス ター、クレイ・ポイント・ロード101番地 (56)参考文献 特開 昭62−14474（ＪＰ，Ａ) 特開 昭60−217670（ＪＰ，Ａ) 特開 平１−95562（ＪＰ，Ａ) 特開 昭64−42867（ＪＰ，Ａ)

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】電荷蓄積層及び制御電極の間に電荷注入構
    造体を有する電荷記憶装置であって、 前記電荷蓄積層が、屈折率が2.10〜2.30のシリコン含有
    窒化シリコン層を電荷蓄積媒体として含むことを特徴と
    する前記電荷記憶装置。
  2. 【請求項２】半導体基板に形成されたソース領域、ドレ
    イン領域及びゲート構造体を有する電界効果トランジス
    タを有し、上記ゲート構造体が、 上記基板上に形成された絶縁層と、 上記絶縁層上に設けられた、屈折率が2.10〜2.30のシリ
    コン含有窒化シリコン層よりなる電荷蓄積層と、 上記電荷蓄積層上に設けられた電荷注入構造体と、 上記電荷注入構造体上に設けられた制御電極と、 よりなることを特徴とするメモリ・セル。
  3. 【請求項３】上記電荷注入構造体が上記電荷蓄積層上に
    設けられたバリヤ層と、このバリヤ層上に設けられたシ
    リコン含有酸化シリコン層とからなることを特徴とする
    特許請求の範囲第２項に記載のメモリ・セル。
  4. 【請求項４】上記電荷注入構造体が上記電荷蓄積上に設
    けられたバリヤ層と、このバリヤ層上に設けられた、屈
    折率が2.35以上のシリコン含有窒化シリコン層とからな
    ることを特徴とする特許請求の範囲第２項に記載のメモ
    リ・セル。
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