JPH01116832A - データフロー制御コンピュータの命令処理方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、データフロー制御コンピュータの命令処理方
式に関し、特に、マルチオペランド命令、　について、
命令実行検出機構を中心に、処理が簡単でハードウェア
量が少いデータフロー制御コンピュータの命令処理方式
に関する。

〔従来技術〕

データフロー制御コンピュータは、従来のフォンノイマ
ン型コンピュータと異なり、プログラムカウンタを持た
ず、ｒ演算対象であるオペランドが全て使用可能になっ
たとき、その命令が実行可能になる」というデータ駆動
の規則に従って命令が実行される。

従来、データフロー制御コンピュータの命令形式として
は、処理の複雑化とハードウェア量の増加を避けるため
、オペランドが１個、または２個の命令（１オペランド
命令、または２オペランド命令）で実現しているものが
多かった。

〔西明が解決しようとする問題点〕

−上記従来−技術では、多数のオペランドを同時に使用
して並列実行したい場合にも、これらを複数の１オペラ
ンド命令、あるいは２オペランド命令に分割して実現す
る必要があるため、命令ステップ数の増加、および実行
時間の増大を招くという問題があった。

また、この問題点を解決するためには、１命令中に３個
以上のオペランドを有する命令（マルチオペランド命令
）の使用が有効であるが、処理方式やハードウェアが複
雑化するという問題があった。

本発明の目的は、このような問題点を改善し、２オペラ
ンド命令も含め、任意のｍ個のオペランド（ｍ≧２）を
有する命令（以下マルチオペランド命令と呼ぶ）に関し
て、命令実行検出機構を中心に、処理□が簡単でハード
ウェア量が少いデータフロー制御コンピュータの命令処
理方式を提供することにある。

〔問題を解決するための手段〕

上記目的を達成するため、本発明のデータフロー制御コ
ンピュータの命令処理方式は、マツチングメモリには、
２個以上のオペランドを有するマルチオペランド命令の
各オペランドを到着順に記憶する手段（データメモリ）
と、そのマルチオペランド命令の実行に必要なオペラン
ドが全て揃ったことを検出する手段（連想メモリ）と、
揃ったオペランドを到着順にデータメモリから読み出し
て。

オペランド番号順に並べ替え、整列する手段（オペラン
ド振り分はデコーダ）とを備え、２個以上のオペランド
を有するマルチオペランド命令を処理する場合、マルチ
オペランド命令の各オペランドを到着順に記憶し、その
マルチオペランド命令の実行に必要なオペランドが全て
揃うと、それらのオペランドを到着順に読み出しながら
、オペランド番号順に並べ替えて整列し、命令を実行す
ることに特徴がある。

〔作用〕

本発明においては、マツチジグメモリの入力レジスタに
マルチオペランド命令が有するオペランドが到着すると
、データメモリおよび連想メモリにより、それらのオペ
ランドを到着順に記憶する。

この場合、データメモリでは、オペランド番号（ＯＰ）
、到着オペランド数（ＣＯ）、オペランドデータ（ＯＤ
）、およびオペランドデータポインタ（ＯＤＰ）を記憶
し、連想メモリでは、スタートフラグ（Ｓ　Ｆ）、エン
ドフラグ（Ｅ　Ｆ）、およびプログラムメモリアドレス
（Ｐ　Ａ）を記憶する。

さらに、カウントした到着オペランド数により、□マル
チオペランド命令を実行するために必要なオペランドが
全て揃ったことが検出されると、５Ｆ＝１である番地を
アドレスレジスタにセットして。

再び到着順に各オペランドを読み出しながら、オペラン
ド振り分はデコーダを介して、それらのオペランド番号
順に並べ替える。

こうしてオペランド番号順に並べ替えたオペランドが命
令レジスタにセットされ、る。

このため、連想メモリやデータメモリの量はオペランド
毎に用意することなく、オペランド数に応じてエリアを
確保することができ、制御アルゴリズムも簡、略にでき
る。従って、少量のハードウェアでマルチオペランド命
令を実行し、高速に命令処理を行うデータフロー制御コ
ンピュータが実現できる。

〔実施例〕

以下１本発明の一実施例を図面により説明する。

第３図は１本発明の一実施例におけるプロセシングエレ
メントの構成図、第９図は本発明の一実施例におけるデ
ータフロー制御コンピュータの構成図である。

本実施例のデータフロー制御コンピュータは、第９図の
ように、複数のプロセシングエレメント（ＰＥ）９１〜
９ＮがＰＥＩ′ＩＩ通信ネットワーク１００を介して接
続され、ＰＥ間通信ネットワーク１００によりデータが
移動される。また、演算対象であるオペランドが全て使
用可能になったとき、その命令が実行可能になるという
データ駆動の規則に従い、各ＰＥ９１〜９Ｎにおいて演
算が行われ、命令が実行される。

また、第３図のように、データフロー制御コンピュータ
を構成するプロセシングエレメント（ＰＥ）１は、デー
タフロー制御コンピュータの命令実行を司り、マツチン
グメモリ２、プログラムメモリ３、命令レジスタ４、演
算回路５、およびリンクメモリ６を備える。

また、マツチングメモリ２は他プロセシングエレメント
より到着するオペランドを記憶し、実行可能となった命
令を検出する。

また、プログラムメモリ３は、命令のオペレーションコ
ードやリンクメモリアドレスを記憶する。

また、命令レジスタ４は、マツチングメモリ２より読み
出したオペランド類と、プログラムメモリ３より読み出
した命令コードやリンクメモリアドレスとを整列して記
憶する。

また、演算回路５は、命令レジスタ４の内容をデコード
して各種演算を実行する。

また、リンクメモリ６は、演算回路５で生成された演算
結果の転送先プログラムアドレスを記憶している。この
プログラムアドレスと演算結果を合わせて、自プロセシ
ングエレメント１、あるいは他プロセシングエレメント
（図示せず）のマツチングメモリに送り込むことにより
、命令実行が次々に行われる。

第２図は１本発明の一実施例におけるマツチングメモリ
の構成図である。

本実施例のマツチングメモリ２は、入力レジスタ１０．
連想メモリ１１、アドレスレジスタ１２、データレジス
タ１３、データメモリ１４、データ出力レジスタ１５、
およびオペランド振り分はデコーダ１６を備える。

また、入力レジスタ１０は、連想メモリ１１をサーチす
る際の検索データ等を記憶する。

また、連想メモリ１１は、記憶した情報の内容により呼
び出しを行い、与えられたビットの組み合わせと一致す
る情報を記憶しているアドレスを知ることができる。な
お、この連想メモリに関しては、例えば″情報処理学会
誌、　Ｖｏｌ、２７．　ＮＯ６゜ｐｐ、　５９３〜ＰＰ
、６００”に論じられている。

また、アドレスレジスタ１２には、検索条件に合致する
連想メモリアドレスが入れられる。

また、データレジスタ１３は、連想メモリ１１が指定し
たアドレスの内容を記憶する。

また、データメモリ１４は、到着したオペランド等を記
憶するＲＡＭで構成される。

また、データ出力レジスタ１５は、データメモリ１４か
らの読み出し結果を記憶する。

また、オペランド振り分はデコーダ１６は、データ出力
レジスタ１５のオペランドフィールドを参照しながら、
オペランドフィールドを命令レジスタ４のどの部分に移
し込むかを判定制御する回路である。

第４図は１本発明の一実施例におけるオペランドパケッ
トのフオーマッート図である。

本実施例において入力レジスタ１０に入力されるオペラ
ンドパケットは、プログラムメモリアドレス（ＰＡ）フ
ィールド２０、オペランド番号（○Ｐ）フィールド２１
、オペランド数（ＮＯ）フィールド２２．およびオペラ
ンドデータ（ＯＤ）フィールド２３から構成される。

このプログラムメモリアドレス（ＰＡ）フィールド２０
には、オペランドの演算内容（オペレーションコード）
、およびリンクメモリアドレスを記憶する。

また、オペランド番号（ｏｐ）フィールド２１はマルチ
オペランド命令の第何番目のオペランドであるかを示し
、オペランド数（Ｎｏ）フィールド２２はマルチオペラ
ンド命令を構成するオペランドの総数を示す。

第５図〜第７図は、本発明の一実施例における連想メモ
リとデータメモリのフィールド構成および記憶状態を示
す説明図である。

本実施例の連想メモリは、スタートフラグ（ＳＦ）フィ
ールド３０、エンドフラグ（ＥＦ）フィールド３１、お
よびプログラムメモリアドレス（ＰＡ）フィールド３２
から構成される。

このスタートフラグ（ＳＦ）フィールド３０は。

マルチオペランド命令で最初に到着したオペランドの場
合は１１１　ＩＴにセットし、それ以外の場合には“Ｏ
”にセットする。

また、エンドフラグ（ＥＦ）フィールド３１は、その時
点で最後に到着したオペランドの場合は″１′″セット
し、それ以外の場合には′Ｏ″にセットする。

また、プログラムメモリアドレス（Ｐ　Ａ）フィールド
３２は、第４図に示したプログラムメモリアドレス（Ｐ
　Ａ）　２０を記憶する。

さらに、データメモリ１４は、オペランド番号（ｏｐ）
フィールド３３、到着オペランド数（ＣＯ）フィールド
３４、オペランドデータ（ＯＤ）フィールド３５、およ
びオペランドデータポインタ（ＯＤＰ）フィールド３６
から構成される。

このオペランド番号（ＯＰ）フィールド３３、およびオ
ペランドデータ（ＯＤ）フィールド３５は、それぞれ、
第４図に示したオペランド番号（ｏｐ）フィールド２１
、およびオペランドデータ（ＯＤ）フィールド２３に対
応し、ＯＰ、およびＯＤを記憶する。

また、オペランドデータポインタ（ＯＤＰ）フィールド
３６は、自分の次に到着したオペランドデータを記憶す
るデータメモリアドレスを示す。

また、本実施例では、最初に到着したオペランドのＣ○
フィールド３４に、その時点までに到着したオペランド
数を記憶する。なお、２番目以降に到着したオペランド
のＣ○フィールド３４は未使用とする。

第８図は、本発明の一実施例における命令レジスタのフ
ィールドｔ＋！成図である６ 本実施例の命令レジスタ４は、オペレーションコード（
○ＰＣ）フィールド４０、リンクメモリアドレス（ＬＭ
Ａ）フィールド４１、オペランド数（Ｎｏ）フィールド
４２、第１オペランドデータ（ＯＤよ）フィールド４３
、第２オペランドデータ（ＯＤ２　）フィールド４４、
および第３オペランドデータ（ＯＤ、）フィールド４５
から構成される。

この○ＰＣフィールド４０は演算すべき内容を指定し、
ＬＭＡフィールド４１は演算結果の転送先プログラムア
ドレスを記憶したリンクメモリ６へのアドレスを示す。

また、Ｎｏフィールド４２は、第４図に示したオペラン
ド数（Ｎｏ）フィールド２２に対応し、マルチオペラン
ド命令のオペランド総数を示す。

第１図は０本発明の一実施例におけるマツチングメモリ
の動作フローチャートである。

以上のような構成により、例えばプログラムメモリアド
レス１００番地に３オペランド命令から構成されたマル
チオペランド命令のオペレーションコードが記憶されて
いる場合の命令処理について述べる。

第４図〜第７図のように、最初に第３オペランドが入力
レジスタ１０に到着すると、連想メモリ１１では、５Ｆ
＝１．ＰＡ＝１００を満足する内容を検索する（１０１
，１０２）。この場合、みカレジスタ１０の内容は、Ｐ
Ａ＝１００，０Ｐ＝３゜Ｎ０＝３，０Ｄ＝ＯＤ、（７）
状態となる（第４図参照）。

この検索では、最初に到着したオペランドであるため、
一致する内容はない。

次に、連想メモリ１１の空きエリアをサーチしく１０３
）、第５図のように、２０番地に空きがあることを検出
する。そこにＰＡ＝１００をストアするとともに、ＳＦ
＝、１．ＥＦ＝１をセットする（１０４）。

次に、連想メモリ１１の２０番地に対応するデータメモ
リ１４の２０番地に、六力芽ペランドのＯＰ（＝３）、
０Ｄ（＝○ｏ　３　）を記憶する。また、データメモリ
１４の２０番地の到着オペランド数（ＣＯ）フィールド
３４は、到着したオペランド数のカウント用エリアとし
て使用し、この時点ではＣ０＝１と設定する（１０５）
。

さらに、２個目のオペランドとして、第１オペランドが
入力レジスタ１０に到着すると、その内容は、ＰＡ＝１
００．○Ｐ＝１．Ｎ０＝３，０Ｄ＝Ｃ）Ｄ工の状態とな
る。

この場合、連想メモリ１１では５Ｆ＝１．ＰＡ＝＝１０
０を満足下る内！があるか否かを検索する（１０１，１
０２）。

ステップ１０４の処理により、２０番地に条件を満足す
るレコードがあるため、２０番地が最初に到着したオペ
ランドのレコードであると認識される。

次に、アドレスレジスタ１２に値２０をセットして、デ
ータメモリ１４を読み出す（１０６）。その２０番地の
Ｃ○フィールド３４は今までに到着したオペランドの数
を示し、ステップ１０５の処理により、Ｃ０＝１となっ
ている。

このため、２０番地のＣ○フィールド３４の値を１アツ
プ（ＣＯ＝２）して更新Ｌ（１０７）、入力レジスタ１
０のＮｏ値（＝３）、！ｌ：比較する（１０８）。

その結果、ｃｏフィールド３４の値の方が小さいため、
命令実行に必要なオペランドは、まだ全部到着していな
いことが識別される。

次に、第１オペランドをデータメモリ１４に記憶するた
め、連想メモリ１１をサーチしく１０９）、４０番地に
空きエリアがあることを検出する。

次に、前回到着のオペランドという条件（ＥＦ＝１．Ｐ
Ａ＝１００）を満足する内容が、連想メモリ１１にある
か否かをサーチする。

その結果、２０番地が条件を満足するため、データメモ
リ１４の２０番地のオペ゛ランドデータポインタ（ＯＤ
Ｐ）フィールド３６に空きエリアアドレス「４０」を書
き込む（１１０）。これにより、第２６目に到着したオ
ペランドをデータメモリ１４の４０番地に格納すること
を表示する。

さらに、連想メモリ１１の２０番地のＥＦ＝０として（
１１１）、２０番地が最終オペランドではないことを表
示する。

次に、連想メモリ１１の４０番地にＰＡ＝１００をスト
アする。また、第１オペランドは２番目に到着したオペ
ランドであるため、４０番地の５Ｆ＝Ｏとし、さらに、
この時点での最終到着オペランドでもあるため、ＥＦ＝
１とする（１１２）。・次に、データメモリ１４の４０
番地に入力オペランドの０Ｐ（＝１）、０Ｄ（＝ＯＤ、
）を記憶する（１１３）。

こうして、連想メモリ１１とデータメモリ１４は第６図
に示す状態となる。

次に、３番目のオペランドとして第２オペランドが入力
レジスタ１０に到着すると、その内容は、ＰＡ＝１００
．○Ｐ＝２．Ｎ０＝３，０Ｄ＝ＯＤ２の状態となる。

この場合、連想メモリ１１では、ＰＡ＝１００゜５Ｆ＝
１を満足する内容があるか否かを検索する（１０１）。

その結果（１０２）、ステップ１０４の処理により、２
０番地が条件（ＰＡ＝１００，５Ｆ＝１）を満足するた
め、アドレスレジスタ１２に読み出される。

これにより、データメモリ１４の２０番地を読み出す（
１０６）。その２０番地のＣＯフィールド３６は今まで
に到着したオペランドの数を示し、第１オペランドが到
着した際の処理により、２となっている。

このため、２０番地のＣＯフィールド３４の値を１アツ
プ（＝３）１．、て更新しく１０７）、入力レジスタ１
０のＮｏ値（＝３）と比較する（１０８）。

その結果、それらの値は一致するため、最終オペランド
であることが識別される。

次に、第２オペランドをデータメモリ１４に記憶するた
め、連想メモリ１１をサーチしく１１４）、３５番地に
空きエリアがあることを検出する。

次に、前回到着のオペランドとしいう条件（ＥＦ＝１．
ＰＡ＝１００）を満足する内容を連想メモリ１１からサ
ーチする。

その結果、４０番地がその条件を満足するため。

データメモリ１４の４０番地のＯＤＰフィールド３６に
空きエリアアドレス「３５」を書き込む（１１５）。こ
れにより、第３番目に到着したオペランドをデータメモ
リ１４の３５番地に格納することを表示する。　　゛ さらに、連想メモリ１１の４０番地のＥＦ＝０として（
１１６）、４０番地が最終オペランドではないことを表
示する。

次に、連想メモリ１１の３５番地にＰＡ＝１００をスト
アするとともに、第２オペランドは３番目に到着したオ
ペランドであるため、３５番地の５Ｆ＝Ｏとし、また、
この時点までの最終到着オペランドであるため、ＥＦ＝
１とする（１１７）。

次に、データメモリ１４の３５番地に入力オペランドの
ｏｐ（＝２）、０Ｄ（＝ＯＤ２）を記憶する（１１８）
。

その結果、連想メモリ１１とデータメモリ１４は第７図
に示す状態になる。

こうして、演算に必要な３個のオペランドが全て揃うと
、データメモリ１４に記憶された全てのオペランドを取
り出すため、５Ｆ＝１．ＰＡ＝１００という条件で連想
メモリ１１を検索し、まず、データメモリ１４の２０番
地を読み出して（１２０）、データ出力レジスタ１５に
セットする（１２１）。

この場合、データ出力レジスタ１５の出力の中。

ＯＰフィールドはオペランド振り分はデコーダ１６の制
御入力、線１７に接続され、また、ＯＤフィールドはデ
コーダ入力線１８に接続される。また、２０番地のＣＯ
フィールド３４をカウントダウン（＝２）する（１２２
）。なお、以後、ＣＯを残りオペランド数カウント用に
利用するため、作業用レジスタ（図示せず）に保存する
。

次に、０Ｐ＝３であるため、命令レジスタ４の第３オペ
ランドデータ・フィールド４５（第８図参照）にセット
される（１２３）。

次に、データ出力レジスタ１５のＯＤＰフィールドの内
容をアドレスレジスタ１２に移すことにより、データメ
モリ１４をアクセスして次の到着オペランドを読み出す
（１２０）。

この場合、０ＤＰ＝４０であるため、４０番地を読み出
し、第１オペランドをデータ出力レジスタ１５にセット
する（１２１）。

次に、０Ｐ＝１であるため、命令レジスタ４の第１オペ
ランドデータ・フィールド４１（第８図参照）にセット
され（１２３）、残りオペランド数は１となる。

さらに、同様の処理により（１２０〜１２３）、３番目
に到着した第２オペランドを命令レジスタ４の第２オペ
ランドデータ・フィールド４４にセットする。

こうして残りオペランド数が０になると（１２４）、命
令レジスタ４のＯＰＣフィールド４０とＬＭＡフィール
ド４１は、連想メモリ１１の２０番地の内容をデータレ
ジスタ１３に読み出しく１２５）、そのＰＡフィールド
をアドレスレジスタとしてプログラムメモリ３の１００
番地より読み出し、命令レジスタ４に埋め込む（１２６
）。

このように、命令レジスタ４の全てのフィールドに値が
セットされたため、以降は公知の技術によりマルチオペ
ランド命令を実行する（１２７）。

〔発明の効果〕

本発明によれば、マルチオペランド命令の実行に必要な
オペランドを一旦、オペランド到着順に記憶し、必要な
オペランドが全て揃った後に、それらをオペランド番号
順に並べ替えることにより。

２個以上のオペランドから構成されたマルチオペランド
命令を容易に実行することができる。

また、オペランド数に応じて、連想メモリとデータメモ
リのエリアを追加して確保する構成であるため、オペラ
ンド数の大小に拘らず、構成することができ、さらにオ
ペランド数が異なるマルチオペランド命令が混在する場
合も同様に構成することができる。

また、連想メモリやデータメモリの量についても、オペ
ランド数毎に別々に用意する必要がなく、大群化効果に
より全体の容量を節約することが可能である。

また、オペランドを入力した順に記憶し、全部揃った時
点で、再び読み出しながらオペランド番号順に並べ替え
るため、連想メモリやデータメモリ内でのオペランドの
ソートは不要であり、制御アルゴリズムも簡単で高速に
実行することができる。特に、連想メモリはデータフロ
ー制御コンピュータの性能ボトルネックになり易いため
、この高速化は重要である。

このように、マルチオペランド命令の導入が容易となる
ため、全体の命令ステップ数が削減され、データフロー
制御コンピュータの高性能化を図ることができる。

【図面の簡単な説明】

第１図は本発明の一実施例におけるマツチングメモリの
動作フローチャート、第２図は本発明の一実施例におけ
るマツチングメモリの構成図、第３図は本発明の一実施
例におけるプロセシングエレメントの構成図、第４図は
本発明の一実施例におけるオペランドパケットのフォー
マット図、第５図〜第７図は本発明の一実施例における
連想メモリとデータメモリのフィールド構成、および、
対応関係の説明図、第８図は本発明の一実施例における
命令レジスタのフィールド構成図、第９図は本発明の一
実施例におけるデータフロー制御コンピュータの構成図
である。 １．９１〜９Ｎ：プロセシングエレメント（ＰＥ）、２
：マッチングメモリ、３ニブログラムメモリ、４：命令
レジスタ、５：演算回路、６：リンクメモリ、１０：入
力レジスタ、１１：連想メモリ、１２ニア、ドレスレジ
スタ、１３：データレジスタ、１４：データメモリ、１
５：データ出力レジスタ、１６：オペランド振り分はデ
コーダ、１７：制御入力線、１８：デコーダ入力線、２
０，３２ニブログラムメモリアドレス・フィールド（Ｐ
Ａフィールド）、２１，３３：オペランド番号フィール
ド（ＯＰフィールド）、２２：オペランド数フィールド
（Ｎｏフィールド）、２３，３５：、ｔぺ５ンドデータ
・フィールド（ＯＤフィールド）、３０ニスター１−フ
ラグ（ＳＦ）、３１：エンドフラグ（ＥＦ）。 ３４：到着オペランド数フィールド（ＣＯフィールド）
、３６：オペランドデータポインタ・フィールド（ＯＤ
　Ｐフィールド）、４０：オペレーションコード・フィ
ールド（ｏｐｃフィールド）、４．Ｌ：リンクメモリア
ドレス・フィールド（ＬＭＡフィールド）、４２：オペ
ランド数フィールド（Ｎ。 フィールド）、４３：第１オペランドデータ・フィール
ド（ＯＤＬフィールド）、４４：第２オペランドデータ
・フィールド（ｏ　ｏ　２フイールド）、４５：第３オ
ペランドデータ・フィールド（ＯＤ、フィールド）、１
００：ＰＥ間ネットワーク。 特許出願人　日本電信電話株式会社 代理人　弁理士　磯　村　雅　俊　。 第　　　２　　図 第　　　３　　図 他プロセシングエレメントヘ 第　　　９　　　図

Claims (1)

【特許請求の範囲】
1. １、２個以上のオペランドを有するマルチオペランド命
   令を処理する場合、演算に必要なオペランドが揃い次第
   、命令実行を開始するデータフロー制御コンピュータの
   命令処理方式において、上記マルチオペランド命令の各
   オペランドを到着順に記憶する手段と、該マルチオペラ
   ンド命令の実行に必要なオペランドが全て該記憶手段に
   揃ったことを検出する手段と、揃ったオペランドを到着
   順に該記憶手段から読み出して、オペランド番号順に並
   べ替え、整列する手段とを備え、マルチオペランド命令
   の各オペランドを到着順に記憶し、該マルチオペランド
   命令の実行に必要なオペランドが全て揃うと、該オペラ
   ンドを到着順に読み出しながら、オペランド番号順に並
   べ替えて整列し、該マルチオペランド命令を実行するこ
   とを特徴とするデータフロー制御コンピュータの命令処
   理方式。