JPH01116845U - - Google Patents

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JPH01116845U
JPH01116845U JP1155688U JP1155688U JPH01116845U JP H01116845 U JPH01116845 U JP H01116845U JP 1155688 U JP1155688 U JP 1155688U JP 1155688 U JP1155688 U JP 1155688U JP H01116845 U JPH01116845 U JP H01116845U
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dma transfer
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dma
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length
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JP1155688U
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Description

【図面の簡単な説明】
第１図は本考案の一実施例に係る回路構成を示
すブロツク図、第２図は同実施例のＲＡＭの内容
を示す図、第３図は同実施例のＲＯＭの内容を示
す図、第４図は同実施例の動作を説明するための
タイミングチヤートである。 １１…ＣＰＵ、１２ａおよび１２ｂ…Ｉ／Ｏポ
ート、１３…ＲＯＭ、１４…ＲＡＭ、１５…アド
レス／レングスカウンタ、１６…テーブルアドレ
スカウンタ、１７…セレクタ、１８…ＤＭＡシー
ケンサ。

Claims (1)

  1. 【実用新案登録請求の範囲】 複数のチヤネルのＤＭＡ転送アドレスおよびレ
    ングスを格納するテーブルと、 このテーブルからＤＭＡ転送を行なうチヤネル
    のＤＭＡ転送アドレスおよびレングスを読出す読
    出し手段と、 上記テーブルから読出されたＤＭＡ転送アドレ
    スおよびレングスをセツトし、ＤＭＡ転送に伴つ
    て上記セツトしたＤＭＡ転送アドレスおよびレン
    グスを更新制御する更新制御手段とを具備し、上
    記各チヤネルのＤＭＡ転送を実行することを特徴
    とするＤＭＡ制御装置。
JP1155688U 1988-01-30 1988-01-30 Pending JPH01116845U (ja)

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JP1155688U JPH01116845U (ja) 1988-01-30 1988-01-30

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JP1155688U JPH01116845U (ja) 1988-01-30 1988-01-30

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Publication Number Publication Date
JPH01116845U true JPH01116845U (ja) 1989-08-07

Family

ID=31220214

Family Applications (1)

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JP1155688U Pending JPH01116845U (ja) 1988-01-30 1988-01-30

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