JPH01116859A - バス制御装置 - Google Patents
バス制御装置Info
- Publication number
- JPH01116859A JPH01116859A JP62276163A JP27616387A JPH01116859A JP H01116859 A JPH01116859 A JP H01116859A JP 62276163 A JP62276163 A JP 62276163A JP 27616387 A JP27616387 A JP 27616387A JP H01116859 A JPH01116859 A JP H01116859A
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- JP
- Japan
- Prior art keywords
- bus
- bit
- data
- signal
- buffer
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4009—Coupling between buses with data restructuring
- G06F13/4018—Coupling between buses with data restructuring with data-width conversion
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、バス幅の異なるシステムのバス制御装置に関
するものである。
するものである。
従来の技術
従来の１６ビット・バス・システムから８ビット・バス
・システムへのアクセス方法は、 第２図に示すように
、双方向のバス・バッファ４．５を２つ用、黴し、スレ
ーブ側に８ビット・データ・バス３を接続し、マスタ側
は、一方は下位データ・バス１、もう一方は上位データ
・バス２に接続し、バッファ制御回路６を用いて、どち
らか一方のバッファを開け、８ビット単位でデータのや
りとりを行っていた。
・システムへのアクセス方法は、 第２図に示すように
、双方向のバス・バッファ４．５を２つ用、黴し、スレ
ーブ側に８ビット・データ・バス３を接続し、マスタ側
は、一方は下位データ・バス１、もう一方は上位データ
・バス２に接続し、バッファ制御回路６を用いて、どち
らか一方のバッファを開け、８ビット単位でデータのや
りとりを行っていた。
発明が解決しようとする問題点
このような従来のバス制御方法では、１６ビットのマス
タ側から、８ビット・バスへのワード・アクセスができ
ないため、マスタ側はスレーブ側に対しバイト単位でア
クセスするようなプログラムに変更しなければならない
うえ、処理速度もおそくなっていた。
タ側から、８ビット・バスへのワード・アクセスができ
ないため、マスタ側はスレーブ側に対しバイト単位でア
クセスするようなプログラムに変更しなければならない
うえ、処理速度もおそくなっていた。
本発明は、かかる点に鑑みてなされたもので、簡易な構
成で、１６ビット・バス・システムから、８ビット・バ
ス・システムへ、１６ビット・システム用に作成された
プログラムを変更せずに、高速にアクセスすることが可
能な回路を提供することを目的としている。
成で、１６ビット・バス・システムから、８ビット・バ
ス・システムへ、１６ビット・システム用に作成された
プログラムを変更せずに、高速にアクセスすることが可
能な回路を提供することを目的としている。
問題点を解決するための手段
本発明は、上記問題点を解決するため、２つの双方向バ
ス・バッファを用意し、スレーブ側に８ビット・バスを
接続し、１６ビットのマスタ側は、一方のバッファに上
位８ビット・バスを、もう−方のバッファに下位８ビッ
ト・バスを接続し、前記バス・バッファを制御する手段
と、一方のデータ・バスに８ビット・データ・ラッチ回
路と、前記ラッチ回路を制御する手段と、ｗａｉｔ挿入
回路と、ＲＤ、ＩＪＲ制御回路と、ＬＳＢ湘１ｉａ９回
路を有し、前記マスタ側が１リード・サイクルまたは、
ｌライト・サイクルに、前記スレーブ側で最下位ビット
が異なる２つのアドレスにリードまたはライトできる手
段を有する。
ス・バッファを用意し、スレーブ側に８ビット・バスを
接続し、１６ビットのマスタ側は、一方のバッファに上
位８ビット・バスを、もう−方のバッファに下位８ビッ
ト・バスを接続し、前記バス・バッファを制御する手段
と、一方のデータ・バスに８ビット・データ・ラッチ回
路と、前記ラッチ回路を制御する手段と、ｗａｉｔ挿入
回路と、ＲＤ、ＩＪＲ制御回路と、ＬＳＢ湘１ｉａ９回
路を有し、前記マスタ側が１リード・サイクルまたは、
ｌライト・サイクルに、前記スレーブ側で最下位ビット
が異なる２つのアドレスにリードまたはライトできる手
段を有する。
作用
本発明は、上記した構成により、次の作用があ（１）マ
スタ側がバイト・アクセスのとき従来どうりの方法で、
バッファ制御回路により、スレーブ側とアクセスをおこ
なう。
スタ側がバイト・アクセスのとき従来どうりの方法で、
バッファ制御回路により、スレーブ側とアクセスをおこ
なう。
（２）マスタ側がワード・アクセスのときＬ ｗａｉｔ
挿入回路により、マスタ側ＣＰＵをｗａｉｔする。
挿入回路により、マスタ側ＣＰＵをｗａｉｔする。
２．８口、踵制御回路により、マスタ側のＲＤまたはＷ
ＲＲ号１サイクルでスレーブ側のＲＤ、ＷＲ倍信号２度
アクティブにする。
ＲＲ号１サイクルでスレーブ側のＲＤ、ＷＲ倍信号２度
アクティブにする。
３、前記２の作用とＬＳＢ制御回路により、マスタ例の
１サイクルでスレーブ側が上位と下位のデータを２回ア
クセスする。
１サイクルでスレーブ側が上位と下位のデータを２回ア
クセスする。
４、前記１．２．３の作用とバッファ制御回路により、
ライト時には、上位と下位の８゛ビット・データを連続
ライトすることで、ワード・ライトを行う。リード時に
は、１度目のＲＤ倍信号下位のデータをラッチ回路によ
りラッチし、２度目のＲＤ倍信号ラッチ・データとデー
タ・バス上のデータを１度にワード・リードする。
ライト時には、上位と下位の８゛ビット・データを連続
ライトすることで、ワード・ライトを行う。リード時に
は、１度目のＲＤ倍信号下位のデータをラッチ回路によ
りラッチし、２度目のＲＤ倍信号ラッチ・データとデー
タ・バス上のデータを１度にワード・リードする。
実施例
第１図は、本発明の１実施例を示すバス制御回路のブロ
ック図である。ｌはマスタ側下位バス、２はマスタ側上
位バス、３はスレーブ側８ビット・バス、４は下位デー
タ・バス・バッファ、５は上位データ・バス・バッファ
、６はバッファ制御回路、７はデータ・ラッチ回路、８
はラッチ制御回路、９はｗａｉｔ挿入回路、１０はＲＤ
、％ＩＩＲ信号制御回路、１１はＬＳＢ制御回路である
。
ック図である。ｌはマスタ側下位バス、２はマスタ側上
位バス、３はスレーブ側８ビット・バス、４は下位デー
タ・バス・バッファ、５は上位データ・バス・バッファ
、６はバッファ制御回路、７はデータ・ラッチ回路、８
はラッチ制御回路、９はｗａｉｔ挿入回路、１０はＲＤ
、％ＩＩＲ信号制御回路、１１はＬＳＢ制御回路である
。
第３図、第４図は、マスタ側システムのＣＰＵを８０８
６としたときのｌ実施例を示す回路図である。第３図は
、第１図におけるｗａｉｔ挿入回路９と、ＲＤ 、 Ｗ
ＲＲ号制御回路１０と、ＬＳＢ制御回路１１の部分を示
す。第４図は、第１図におけるバッファ制御回路６と、
ラッチ制御回路８の部分を示す。
６としたときのｌ実施例を示す回路図である。第３図は
、第１図におけるｗａｉｔ挿入回路９と、ＲＤ 、 Ｗ
ＲＲ号制御回路１０と、ＬＳＢ制御回路１１の部分を示
す。第４図は、第１図におけるバッファ制御回路６と、
ラッチ制御回路８の部分を示す。
８０８６は、バス幅が１６ビットのＣＰＵで、偶数、奇
数バイト・アクセス、偶数、奇数ワード・アクセスの４
通りのアクセスが、考えられる。
数バイト・アクセス、偶数、奇数ワード・アクセスの４
通りのアクセスが、考えられる。
その４通りの区別は、８０８６から出ている最下位ビッ
ト（ＬＳＢ）とＢＨＥ （バス・ハイ・イネーブル）の
２つの信号で決まる。 （ただし、奇数ワード・アクセ
スは、偶数と奇数のバイト・アクセスが２サイクルでお
こなわれる。） 前記ＣＰＵの動作に従い、マスタ側がスレーブ側に偶数
のワード・アクセスするときだけ、ｗａｉｔ挿入回路９
によりマスタｇ！１ｃｐｕにｗａｉｔをあたえ、マスタ
側の１回のリードまたはライト・サイクルの途中でＬＳ
Ｂ制御回路１１により、スレーブ側のＬＳＢを立ちあげ
、ＲＤ、ＷＲ制制御回路ｌ上り、上位バイトと下位バイ
トを続けてリードする信号ＯＦ、 ライトする信号Ｗ
Ｅがスレーブ側に出力される。その１回路例が第３図で
あり、ワード・アクセスのときだけ、ＣＰＵのクロック
に同期したシフト・レジスタが働き、ＲＥＡＤＹ信号、
Ｌ Ｓ Ｂ、及びＯＥ、ＷＥ倍信号生成される。そのタ
イミングは第５図に示す。ここで、ＱＡ、 ＱＤ、
。
ト（ＬＳＢ）とＢＨＥ （バス・ハイ・イネーブル）の
２つの信号で決まる。 （ただし、奇数ワード・アクセ
スは、偶数と奇数のバイト・アクセスが２サイクルでお
こなわれる。） 前記ＣＰＵの動作に従い、マスタ側がスレーブ側に偶数
のワード・アクセスするときだけ、ｗａｉｔ挿入回路９
によりマスタｇ！１ｃｐｕにｗａｉｔをあたえ、マスタ
側の１回のリードまたはライト・サイクルの途中でＬＳ
Ｂ制御回路１１により、スレーブ側のＬＳＢを立ちあげ
、ＲＤ、ＷＲ制制御回路ｌ上り、上位バイトと下位バイ
トを続けてリードする信号ＯＦ、 ライトする信号Ｗ
Ｅがスレーブ側に出力される。その１回路例が第３図で
あり、ワード・アクセスのときだけ、ＣＰＵのクロック
に同期したシフト・レジスタが働き、ＲＥＡＤＹ信号、
Ｌ Ｓ Ｂ、及びＯＥ、ＷＥ倍信号生成される。そのタ
イミングは第５図に示す。ここで、ＱＡ、 ＱＤ、
。
２ＱＡ、２ＱＣ，２ＱＤ、２ＱＦは、第３図に示すシフ
ト・レジスタからの出力信号である。
ト・レジスタからの出力信号である。
次に、バス・バッファの制御回路とラッチ回路の制御回
路は、第４図に示す。第４図で、４１は、ワード・リー
ド時におけるバッファ制御信号生成部、４２は、ワード
・ライト時におけるバッファ制御信号生成部、４３は、
ワード、バイト・アクセスのバッファ信号セレクト部、
４４はラッチ・イネーブル信号生成部である。ワード・
アクセスの時、第３図のシフト・レジスタの出力（ＱＡ
。
路は、第４図に示す。第４図で、４１は、ワード・リー
ド時におけるバッファ制御信号生成部、４２は、ワード
・ライト時におけるバッファ制御信号生成部、４３は、
ワード、バイト・アクセスのバッファ信号セレクト部、
４４はラッチ・イネーブル信号生成部である。ワード・
アクセスの時、第３図のシフト・レジスタの出力（ＱＡ
。
ＱＣ，ＱＤ、ＱＦ、２ＱＡ、２ＱＣ，２ＱＤ、２ＱＦ）
と、ＲＤ、ＷＲ倍信号、ワード・リード時と、ワード・
ライト時における上位バス・バッファと、下位バス・バ
ッファに対するバッファ制御信号（ＲＬＤＥＮ、Ｒ−Ｈ
ＤＥＮ、％１ｌＬＤＥＮ 、％ＩＩＨＤＥＮ）がそれぞ
れ生成される。シフト・レジスタの出力と、ワード・ア
クセス時のバッファ制御の信号のタイミングは、第６図
に示す通りである。第６図で、リード時に、ＲＨＤＥＮ
は、上位バス・バッファを、ＲＬＤＥＮは、下位バス・
バッファを制御する信号であり、ライト時に、ＷＩＤＥ
Ｎは上位バス・バッファを、ＷＬＤＥＮは下位バス・バ
ッファを、それぞれ制御する信号である。
と、ＲＤ、ＷＲ倍信号、ワード・リード時と、ワード・
ライト時における上位バス・バッファと、下位バス・バ
ッファに対するバッファ制御信号（ＲＬＤＥＮ、Ｒ−Ｈ
ＤＥＮ、％１ｌＬＤＥＮ 、％ＩＩＨＤＥＮ）がそれぞ
れ生成される。シフト・レジスタの出力と、ワード・ア
クセス時のバッファ制御の信号のタイミングは、第６図
に示す通りである。第６図で、リード時に、ＲＨＤＥＮ
は、上位バス・バッファを、ＲＬＤＥＮは、下位バス・
バッファを制御する信号であり、ライト時に、ＷＩＤＥ
Ｎは上位バス・バッファを、ＷＬＤＥＮは下位バス・バ
ッファを、それぞれ制御する信号である。
次に前記ワード・アクセス時のバッファ制御信号（ＲＩ
ＩＤＥＮ、ＲＬＤＥＮ、讐１１ＤＥＮ、讐ＬＤＥＮ）と
、バイト・アクセス時の、バス・バッファ制御信号（Ｄ
ＥＮ）をセレクタ部４４でセレクトすることで、上位と
下位のバッファがＣＬ及びＧＨ倍信号より制御される。
ＩＤＥＮ、ＲＬＤＥＮ、讐１１ＤＥＮ、讐ＬＤＥＮ）と
、バイト・アクセス時の、バス・バッファ制御信号（Ｄ
ＥＮ）をセレクタ部４４でセレクトすることで、上位と
下位のバッファがＣＬ及びＧＨ倍信号より制御される。
ワード・ライトの時は、前記バッファ制御信号と２回の
ＷＥ倍信号より、マスタ側からスレーブ側に上位データ
と１位データを連続して書き込む。
ＷＥ倍信号より、マスタ側からスレーブ側に上位データ
と１位データを連続して書き込む。
次に、ワード・リード時は、１回目のＯＥ倍信号り、ス
レーブ側下位データを先に読み、ラッチ回路７にラッチ
する。ラッチのタイミングは第６図のＬＥＮの立ち上が
りである。続いて２回目のＯＥ倍信号り上位データを読
む。ここで上位データを読み込むタイミング、第６図Ｌ
ＯＥ信号よりでラッチ回路からも下位データを下位デー
タ・バス上に流すことにより、１度に１６ビットのデー
タを読むことができワード・リードが可能になる。
レーブ側下位データを先に読み、ラッチ回路７にラッチ
する。ラッチのタイミングは第６図のＬＥＮの立ち上が
りである。続いて２回目のＯＥ倍信号り上位データを読
む。ここで上位データを読み込むタイミング、第６図Ｌ
ＯＥ信号よりでラッチ回路からも下位データを下位デー
タ・バス上に流すことにより、１度に１６ビットのデー
タを読むことができワード・リードが可能になる。
以上のワード・アクセスにおけるリードとライトのりｊ
ミング・チャートは第７図に示す。
ミング・チャートは第７図に示す。
（略字）
ＣＬＫ−−ＣＰＵのクロック。
ＲＤ −−リード信号。
ＷＲ−−ライト信号。
ＡＬＥ−−アドレス・ラッチ・イネーブル信号。
Ｂ）ＩＥ−一上位バイト・イネーブル信号。
ＤＥＮ−−データ・イネーブル信号。
ＡＯ−一下位バイト・イネーブル信号。ＬＳＢ。
ＧＬ −一下位データ・バス・バッファ制御信号。
ＧＨ−一上位データ・バスφバソファ制譚信号。
ＬＥＮ−−データ・ラッチ・イネーブル信号ＬＯＥ−−
ラッチ・データ・アウトプットφイネーブル信号。
ラッチ・データ・アウトプットφイネーブル信号。
ＲＥＡＤＹ−−ＣＰＵへの讐＾ＩＴ要求信号。
ＯＥ −−アウトプット・イネーブル信号。（ＲＤ）
ＷＥ −−ライト・イネーブル信号。（ＷＲ）ＱＡ−
ＱＦ −−シフト・レジスタの出力信号。
ＱＦ −−シフト・レジスタの出力信号。
２ＱＡ−２ＱＦ −−シフト・レジスタの出力信号。
ＲＨＤＥＮ−−リード時上位データ・イネーブル信号。
ＲＬ Ｄ Ｅ Ｎ−−リード時下位データ・イネーブル
信号。
信号。
ＷＨＤＥＮ−−ライト時上位データ・イネーブル信号。
ＷＬＤＥＮ−−ライト時下位データ・イネーブル信〜号
。
。
発明の効果
以上述べてきたように、本発明によれば、きわめて簡易
な構成で、プログラムの変更なしに、１６ビットのシス
テムから、８ビットのシステムをアクセスすることが可
能となり、処理速度も速くなる。また、この方法によれ
ば、スレーブ側（８ビット）のシステムにマスタ例のプ
ログラムをおくことも可能である。
な構成で、プログラムの変更なしに、１６ビットのシス
テムから、８ビットのシステムをアクセスすることが可
能となり、処理速度も速くなる。また、この方法によれ
ば、スレーブ側（８ビット）のシステムにマスタ例のプ
ログラムをおくことも可能である。
第１図は本発明のｌ実施例におけるバス制御装置のブロ
ック図、第２図は従来例におけるバス制御装置のブロッ
ク図、第３図、第４図はマスタ側のＣＰＵを８０８６と
したときの１実施例を示す回路図、第５図、第６図はＣ
ＰＵと同期をとる信号のタイミング・チャート、第７図
はワード・アクセス時のリード、ライトのタイミング・
チャートである。 ｌ・・マスタ側Ｅ位データ・バス、２・・マスタ側下位
データ・バス、３・・スレーブ側８ビットデータ・バス
、４・・下位データ・バス・バッファ、５・・上位デー
タ・バス・バッファ、６・・バッファ制御回路、７・・
データラッチ回路、８・・ラッチ制御回路、９・・ｗａ
ｉｔ；挿入回路、ＩＯ・・ＲＤ、ＷＲ信号制御回路、１
１・・ＬＳＢ制御回路、４０・・シフト・レジスタ、４
１・・・ワード、バイト・アクセス判定部、４２・・・
ワード・リード時のバッファ制御信号（ＲＨＤＥＮ、Ｒ
ＬＤＥＮ ）生成部、４３・・・ワード・ライト時のバ
ッファ制御信号（すＨＤＥＮ、ＩＪＬＤＥＮ）生成部、
４４・・・ワード、バイト時のバッファ信号セレクト部
。 代理人の氏名 弁理士 中尾敏男 はか１名゛第１図 第 ２ 図 第 ３ 図 第４図 Ｍ５図 ＥＡｐＹ Ｅ Ｅ 第 ６ 図 ＥＮ 第７図
ック図、第２図は従来例におけるバス制御装置のブロッ
ク図、第３図、第４図はマスタ側のＣＰＵを８０８６と
したときの１実施例を示す回路図、第５図、第６図はＣ
ＰＵと同期をとる信号のタイミング・チャート、第７図
はワード・アクセス時のリード、ライトのタイミング・
チャートである。 ｌ・・マスタ側Ｅ位データ・バス、２・・マスタ側下位
データ・バス、３・・スレーブ側８ビットデータ・バス
、４・・下位データ・バス・バッファ、５・・上位デー
タ・バス・バッファ、６・・バッファ制御回路、７・・
データラッチ回路、８・・ラッチ制御回路、９・・ｗａ
ｉｔ；挿入回路、ＩＯ・・ＲＤ、ＷＲ信号制御回路、１
１・・ＬＳＢ制御回路、４０・・シフト・レジスタ、４
１・・・ワード、バイト・アクセス判定部、４２・・・
ワード・リード時のバッファ制御信号（ＲＨＤＥＮ、Ｒ
ＬＤＥＮ ）生成部、４３・・・ワード・ライト時のバ
ッファ制御信号（すＨＤＥＮ、ＩＪＬＤＥＮ）生成部、
４４・・・ワード、バイト時のバッファ信号セレクト部
。 代理人の氏名 弁理士 中尾敏男 はか１名゛第１図 第 ２ 図 第 ３ 図 第４図 Ｍ５図 ＥＡｐＹ Ｅ Ｅ 第 ６ 図 ＥＮ 第７図
Claims (1)
- データ幅が１６ビットのマスタ側バスと、データ幅が８
ビットのスレーブ側バスと、前記マスタ側バスの上位及
び下位の８ビット・データ・バスに、前記スレーブ側バ
スを結合する上位及び下位バス・バッファと、前記上位
及び下位バス・バッファを制御するバッファ制御回路と
、前記スレーブ側バスの８ビット・データをラッチする
ラッチ回路と、マスタ側からの１サイクルのアクセスで
スレーブ側に対し、最下位アドレスの異なる２サイクル
のアクセスをするアクセス回路とを有し、１６ビットの
バス・システムから８ビット、バス・システムへのワー
ド・アクセスを可能とすることを特徴としたバス制御装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62276163A JPH01116859A (ja) | 1987-10-30 | 1987-10-30 | バス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62276163A JPH01116859A (ja) | 1987-10-30 | 1987-10-30 | バス制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01116859A true JPH01116859A (ja) | 1989-05-09 |
Family
ID=17565615
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62276163A Pending JPH01116859A (ja) | 1987-10-30 | 1987-10-30 | バス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01116859A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0559556U (ja) * | 1991-12-16 | 1993-08-06 | モレックス インコーポレーテッド | Ｉｃパック用の電気コネクタ装置 |
| US5921792A (en) * | 1994-03-10 | 1999-07-13 | The Whitaker Corporation | Card connector and card-ejecting mechanism |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6111873A (ja) * | 1984-06-28 | 1986-01-20 | Kokusai Electric Co Ltd | １６ビツトマイクロプロセツサによる８ビツトおよび１６ビツトの各周辺装置へのアクセス方法 |
-
1987
- 1987-10-30 JP JP62276163A patent/JPH01116859A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6111873A (ja) * | 1984-06-28 | 1986-01-20 | Kokusai Electric Co Ltd | １６ビツトマイクロプロセツサによる８ビツトおよび１６ビツトの各周辺装置へのアクセス方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0559556U (ja) * | 1991-12-16 | 1993-08-06 | モレックス インコーポレーテッド | Ｉｃパック用の電気コネクタ装置 |
| US5921792A (en) * | 1994-03-10 | 1999-07-13 | The Whitaker Corporation | Card connector and card-ejecting mechanism |
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