JPH01117419A - 発振回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、情報の書込み、読出しの際に必要なりロック
パルス等を生成する発振回路に関するものである。

〔従来の技術〕

画像信号等をサンプリングしてメモリに古込んだり、メ
モリからその情報を読出したりする際には、時間制御の
ためのクロックパルスが必要である。従来、このクロッ
クパルスを得るために、例えば第３図に示すような発振
回路が使用されている。この発振回路は、ナンド（ＮＡ
ＮＤ）ゲート！にデイレイライン（遅延線）２を組合せ
て発振部（イ）を構成したものであり、ナントゲート！
の一方の入力端は外部からの制御ゲートパルスの入力端
子３と接続され、他方の入力側は遅延時間τ１のデイレ
イライン２を介して出力側と接続されている。また、ナ
ントゲート１の出力側はバッファ回路４を通してクロッ
クパルスの出力端子５と接続されている。

ここで、上記ナントゲート１とバッファ回路４には、そ
れぞれ信号の応答に遅延時間がある。

すなわち、ナントゲート１において、“Ｈ”（高）レベ
ルの信号が人力されてから“し”（低）レベルの信号を
出力するまでにて２の遅延時間があり、“Ｌ”レベルの
信号が人力されてから“Ｈ”レベルの信号を出力するま
でにτ３の遅延時間がある。また、バッファ回路４にお
いても、′Ｌ”レベルの信号および“Ｈ″レベル信号が
人力されてからそれぞれ“Ｌ”レベルおよび“Ｈ”レベ
ルの信号を出力するまでにて、。

τ５の遅延時間がある。

上記構成の発振回路は、入力端子３に印加される制御ゲ
ートパルスにより発振の開始および停止が制御されるが
、そのａ　７Ｊ４図のタイムチャートに示すように、パ
ルスの立上りで発振停止、立下りで発振開始となる。第
４図は第３図の各点（ａ、ｂ、ｃ、ｄ）におけるパルス
のタイミングを示したものである。

入力端子３に印加されている制御ゲートパルスが“Ｌ”
レベルになると、ナントゲート１の出力はで２時間後に
“Ｈ”レベルとなり、この状態が保持される。従って、
出力端子５もパルス立上り後“Ｈ”レベルが保持され、
発振停止状態となる。次に、上記制御ゲートパルスが“
Ｈ”レベルに変化すると、１２時間後にナントゲート１
の出力は“Ｌ”レベルとなる。この時、ナントゲート１
の出力側と入力端はデイレイライン２によって接続され
ているので、ナントゲート１の出力が“Ｌ”レベルにな
ってから１１時間後にナントゲート１の人力は“Ｌ”レ
ベルになる。そして“Ｌ”レベルになってτ３時間後に
はまたナントゲート１の出力が“Ｈ“レベルになる。そ
して、このレベル変化が繰り返されて発振状態となり、
出力端子５から周期Ｔ（Ｔ＝２τ、＋τ２＋τ３）のク
ロックパルスが出力される。

（発明が解決しようとする問題点） しかしながら上記のような従来の発振回路にあっては、
第４図に示すように発振開始時は制御ゲートパルスの立
上りから発振し始めるので出力クロックパルスのデユー
ティ（パルス幅）は一定になるが、発振停止時には制御
ゲートパルスの立下りのタイミングによっては停止直前
のクロックパルスのデユーティが変化する（小さくなる
）場合があるという問題点があった。このため、例えば
画像信号をＡ／Ｄ　（アナログ／ディジタル）変換して
メモリに書込んだり、メモリからそのデータを読出した
りする際に、カクンタが誤動作したり、メモリのアクセ
ス時間が短かくなって記憶データを破壊してしまうこと
があった。

本発明は、このような問題点に着目してなされたもので
、発振停止時に出力クロックパルスのデユーティが変化
することのない発振回路を提供するものである。

〔問題点を解決するための手段〕

本発明の発振回路は、制御信号により発振の開始および
停止が制御されるものにおいて、前記制御信号と該発揚
回路の出力信号との同期をとる同期回路を設け、発振停
止時にその同期信号により発振を停止させるようにした
ものである。

〔作用〕

本発明の発振回路においては、発振を制御する制御信号
と出力信号との同期をとる同期回路が設けられ、その同
期信号により発振停止の制御が行われる。このため、発
掘停止時においても、その停止向１１１の出力信号のデ
ユーティが小さくなることはない。

（実施例） 第１図は本発明の一実施例を示す回路図であり、第３図
と同一符号は同一構成要素を示している。この発振回路
は、発振部（イ）と同期回路（ロ）を有しており、発振
部（イ）はナントゲート１、デイレイライン２およびバ
ッファ回路４で構成されており、同期回路（ロ）はＤ−
フリップ・フロップ（以下ＤＦＦという）６で構成され
ている。

上記同期回路（ロ）は、入力端子３からの制御ゲートパ
ルス（制御信号）と出力端子５の出力クロックパルス（
出力信号）との同期をとる回路てあり、その同期信号は
発振開始、停止を制御するゲート信号としてＤＦＦ６か
らナントゲート１に人力されるようになっている。すな
わち、制御ゲートパルスが印加される入力端子３はＤＦ
Ｆ６のＤ（データ）端子とＣＬ端子に接続され、出力端
子５はＤＦＦ６のＣに（クロック）端子と接続されてい
る。そして、このＤＦＦ６のＣＬ端子の信号が変化して
から互出力が変化するまでにて６の遅延時間があり、Ｃ
Ｋ（クロック）端子の信号が変化してからｉ出力が変化
するまでにて７の遅延時間がある。また、発振部（イ）
においても前述したように、各信号の応答にて、〜τ５
の遅延時間がある。

次に、第２図のタイムチャートを参照しながら動作につ
いて説明する。第２図は第１図の各点（ｅ、ｆ、ｇ、ｈ
、ｉ）におけるパルスのタイミングを示したものである
。

第１図の入力端子３に印加されている制御ゲートパルス
が″Ｈ″レベルになると発振停止となる。その際、制御
ゲートパルスが“Ｈ“レベルに立上ってから直ぐにはＤ
ＦＦ６の回出力が“Ｌ”レベルとならず、第２図に示す
ようにＤＦＦ６のＣに端子に入力されている出力クロッ
クパルスが“Ｈ”レベルに立上ってからで７時間後にｉ
出力が“Ｌ”レベルとなる。そして、この出力パルスと
同期をとられた“Ｌ″ルベル信号が発振部（イ）のナン
トゲート１に発振停止信号として入力される。この時、
発揚部（イ）では前述のようにＴ＝２で１十で２千τ３
の周期で発振しており、上記“Ｌ”レベルの信号が入力
されるとて。

時間後にナントゲート１の出力が“Ｈ”レベルになり、
この“Ｈ”レベルの状態がパルス立上り後続いて保持さ
れ、発振停止状態となる。ここで、上述のようにＤＦＦ
６のＱ出力は出力クロックパルスと同期がとられている
ので、上記発振停止直航のクロックパルスのデユーティ
は変化せず、第２図の点線で示すように小さくなること
はない。従って、画像信号の処理の際など、カウンタが
誤動作したり、メモリのアクセス時間が短くなってデー
タが破壊されたりすることがない。

そして、上記入力端子３からの制御ゲートパルスが“Ｈ
”レベルの間発振停止状態が続くが、制御ゲートパルス
が“Ｌ”レベルになると発振開始となる。すなわち、制
御ゲートパルスがＬ”レベルになるとて６時間後ＤＦＦ
６のＣＩｎ力が反転して“Ｈ“レベルになり、この信号
が発振開始信号として発振部（イ）に入力される。

この時、ナントゲート１の入力は共に“Ｈ”レベルとな
るので、上記ＤＦＦ６のＱ出力が“Ｈ”レベルに反転し
てから１２時間後にナントゲート１の出力は“Ｌ”レベ
ルとなる。そして、ナントゲート１にはデイレイライン
２でで１時間遅延された出力信号が人力されるので、１
１時間後に“Ｌ”レベルの信号が入力されると１３時間
後にナントゲート１の出力は再び“Ｌ”レベルから“Ｈ
”レベルに変化し、これらの状態が繰り返され、入力端
子３のＩＩＪＩＩゲートパルスが“Ｌ”レベルの間発振
状態が持続される。

なお、第２図からも明かなように、各信号の応答のｄ延
時間τ１〜τ７は次の条件を満たしていることが必要で
ある。

ｎ（２τ１　＋で２　＋で３　）　くτＳ　＋でフ〈ｎ
（２τ１＋で２十で３）＋τ１＋τ２（ｎ＝ｏ、１．２
−　””） （発明の効果） 以上説明したように、本発明によれば、発振の開始およ
び停止を制御する信号と出力信号との同期をとる回路を
設け、発振停止時にその同期信号により発振を停止させ
るようにしたため、発掘停止時に出力クロックパルスの
デユーティが変化することがないという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路図、第２図はその
動作を示すタイムチャート、第３図は従来例を示す回路
図、第４図はその動作を示すタイムチャートである。 （イ）−−−−発振部 （口＞−−−−一同期回路 １−−−−−−ナンド回路 ２−−−−デイレイライン ３−・−入力端子 ４・・・−バッファ回路 ５−・・−出力端子 ６−−−　Ｄ−フリップ・フロップ

Claims (1)

【特許請求の範囲】
1. 制御信号により発振の開始および停止が制御される発振
   回路において、前記制御信号と該発振回路の出力信号と
   の同期をとる同期回路を設け、発振停止時にその同期信
   号により発振を停止させることを特徴とする発振回路。