JPH084749Y2 - クロック抽出回路 - Google Patents

Description

【考案の詳細な説明】 「産業上の利用分野」 この考案は各種の電子回路装置に用いられるクロック
抽出回路に関する。

「従来の技術」 第６図に一般的なクロック抽出回路を示す。つまり、
回路はゲート１の一方の入力端子２に第７図Ａに示すク
ロックの抽出開始と終了を制御する制御信号Ｐ_Aを与
え、この制御信号Ｐ_Aが「１」論理の間、他方の入力端
子３に入力されるクロックＰ_Bを出力端子４に抽出する
回路である。第７図Ｃに抽出したクロックＰ_Cを示す。

この回路の欠点は制御信号Ｐ_AがクロックＰ_Bと非同期
であるため、制御信号Ｐ_AはクロックＰ_Bの存在に関係な
く勝手に立下がってしまうため、制御信号Ｐ_Aがクロッ
クＰ_Bの「１」論理期間に立下がってしまうと、第７図
Ｃに示すように正規のパルス幅Ｔより狭いパルス幅T/N
を持つパルスPccが発生する欠点がある。

つまり、このパルス幅が狭いパルスPccを一般にグリ
ッジと呼び、このグリッジが次段に接続される回路装置
に入力されることによって回路装置が誤動作する事故が
起きる欠点がある。

この欠点を解消するために、第８図に示す回路が使わ
れている。この第８図に示した回路はクロックＰ_Bの例
えば立下りごとに制御信号Ｐ_Aの論理状態を読み込むＤ
型フリップフロップ５を設け、このＤ型フリップフロッ
プ５によってクロックパルスＰ_Aの立下りのタイミング
に同期した第９図Ｃに示す制御信号Ｐ_AAを発生させ、こ
の制御信号Ｐ_AAによってゲート１を開閉制御し、出力端
子４に第９図Ｄに示すクロックＰ_Cを抽出する。

図から明らかなように、制御信号Ｐ_AAはクロックパル
スＰ_Bの立下りに同期して立下るため，ゲート１からク
ロックパルスＰ_Bを抽出している状態でゲート１が閉じ
られることはない。よって、先に説明したグリッジが発
生することはない。

「考案が解決しようとする課題」 第８図に示したクロック抽出回路は、制御信号Ｐ_Aが
立下った後であっても、その次のクロックパルスの立下
りに同期して制御信号Ｐ_AAが立下るため、抽出されるク
ロックの最後のクロックは正規のパルス幅Ｔを持って抽
出することができる。しかしながら、制御信号Ｐ_Aがク
ロックＰ_Bより先にＨ論理に立上っているにもかかわら
ず、抽出するクロックの先頭のクロックが１個分欠けて
しまう欠点がある。

つまり、第10図に示すように制御信号Ｐ_Aが立上って
いるにもかかわらず、クロックＰ_BによってＤ型フリッ
プフロップ５がトリガされないため、制御信号Ｐ_AAはＬ
論理に維持される。

制御信号Ｐ_Aが立上って１個目のクロックＰ_B1が入力
されてその立下りを見てＤ型フリップフロップ５が
「１」論理の制御信号Ｐ_AAを出力する。

従って、実際に抽出されるクロックは制御信号Ｐ_Aが
「１」論理に立上ってから２個目のクロックＰ_B2と３個
目のクロックＰ_B3となる。

このように制御信号Ｐ_Aが「１」論理に立上って充分
に時間が経過しているにもかかわらず、１個目のクロッ
クＰ_B1を抽出することができない不都合が生じる。つま
り、クロックの抽出タイミングが遅れてしまう欠点が生
じる。この欠点はクロックＰ_Bのデューティ比が大き
く、クロックＰ_BのＨ論理期間よりＬ論理期間が長い場
合に発生回数が多くなるため影響が大きい。

「課題を解決するための手段」 この出願の第１考案では、データ入力端子と出力端子
が二段縦続接続された二個のＤ型ラッチ回路と、 この二個のＤ型ラッチ回路の後段のＤ型ラッチ回路に
与えるクロックを遅延させる遅延回路と、 この遅延回路で遅延されたクロックと縦続接続された
Ｄ型ラッチ回路の中の後段のＤ型ラッチ回路の出力が与
えられてクロックを抽出するゲートと、 によってクロック抽出回路を構成したものである。

この第１の考案の構成によればクロックが与えられて
いない状態で制御信号が立上がると、Ｄ型ラッチ回路は
直ちに出力側にＨ論理を出力する。

従って、二段縦続接続されたＤ型ラッチ回路の後段の
ラッチ回路もＨ論理を出力し、ゲートにＨ論理を与える
からこの状態でクロックが入力されるとクロックはゲー
トを通過して抽出される。つまり、１個目のクロックか
ら抽出することができる。

制御信号がＬ論理に立下がると、この時点でクロック
が存在していなければ前段および後段のＤ型ラッチ回路
の出力はＬ論理に立下りゲートは直ちに閉じられる。

また、クロックが存在している状態で制御信号がＬ論
理に立下ると、前段のＤ型ラッチ回路の出力はクロック
の立下りに同期してＬ論理に立下り、また後段のＤ型ラ
ッチ回路の出力は遅延されたクロックの立下りに同期し
てＬ論理に立下る。従って、ゲートはこの遅延クロック
の立下りと共に閉じられるため、クロックの存在期間中
に制御信号がＬ論理に立下がってもクロックはパルス幅
が削られることなく抽出される。つまり、グリッジの発
生は阻止される。

この出願の第２考案では一つのＤ型ラッチ回路のクロ
ック入力端子に遅延させないクロックと、遅延させたク
ロックの論理和をとった信号を与え、ゲートにはＤ型ラ
ッチ回路の出力と遅延させたクロックを与える。

この第２考案に構成によれば、クロックが存在しない
期間に制御信号がＨ論理に立上ると、そのＨ論理信号は
Ｄ型ラッチ回路の出力側に直ちに出力される。このた
め、ゲートは開に制御され、この状態でクロックが入力
されると１個目からクロックを抽出することができる。

また、クロックが存在する期間に制御信号がＨ論理に
立上ると、この場合にはこの１個目のクロックの立下り
に同期してＤ型ラッチ回路がＨ論理を読み込んで出力す
る。このためにこの場合には、次のクロックから抽出が
始まる。

次にクロックが存在しない状態で制御信号が立下った
場合には、Ｄ型ラッチ回路の出力は直ちにＬ論理に立下
る。このためにゲートは直ちに閉じられクロックの抽出
は終了する。

一方、クロックが存在する状態で制御信号が立下った
とすると、この場合にはＤ型ラッチ回路の出力は直ちに
Ｌ論理に立下がらずに遅延されたクロックの立下りに同
期して立下る。この結果、ゲート通過するクロックはパ
ルス幅が削られることなく、従ってグリッジが発生する
ことなく抽出される。

「実施例」 第１図にこの出願の第１考案の実施例を示す。この第
１考案ではＤ型ラッチ回路10と11を縦続接続し、前段の
Ｄ型ラッチ回路10のデータ入力端子Ｄに入力端子２から
制御信号Ｐ_Aを与える。

後段のＤ型ラッチ回路11の出力端子Ｑをゲート１の一
方の入力端子に接続する。

前段のＤ型ラッチ回路11のクロック入力端子CKには入
力端子３からクロックＰ_Bを与える。また、クロックＰ_B
は遅延回路12を通じて後段のＤ型ラッチ回路11のクロッ
ク入力端子CKと、ゲート１の他方の入力端子に与えられ
る。

Ｄ型ラッチ回路10および11は周知のようにクロック入
力端子CKがＨ論理の状態からＬ論理の状態に立下ると
き、データ入力端子Ｄの論理値を読み込むと共に、クロ
ック入力端子がＬ論理の状態ではデータ入力端子ＤにＨ
論理が入力されるとそのＨ論理信号はそのまま出力端子
Ｑに出力される。

従って、第２図Ａ及びＢに示すようにクロックＰ_Bが
存在しない状態で制御信号Ｐ_AがＨ論理に立上ると、Ｄ
型ラッチ回路10の出力端子Ｑは第２図Ｃに示すように直
ちにＨ論理に立上る。また後段のＤ型ラッチ回路11の出
力端子Ｑも第２図Ｅに示すようにＨ論理を出力する。

従って、制御信号Ｐ_AがＨ論理に立上った時点以後に
クロックＰ_Bが入力されると、そのクロックＰ_Bは遅延回
路12で遅延され、その遅延されたクロックＰ_BDが出力信
号Ｐ_Fとして第２図Ｆに示すように出力端子４に抽出さ
れる。従って、制御信号Ｐ_AがクロックＰ_Bより前のタイ
ミングで立上っていれば、１個目のクロックから抽出す
ることができる。

次に、制御信号Ｐ_AがクロックＰ_Bの存在する期間にＬ
論理に立下った場合は、前段のＤ型ラッチ回路10の出力
信号Ｐ_Cは第２図Ｃに示すように入力されたクロックＰ_B
の立下りに同期してＬ論理に立下るが、後段のＤ型ラッ
チ回路11の出力信号Ｐ_Eは第２図Ｅに示すように遅延さ
れたクロックＰ_BDの立下りのタイミングで前段のＤ型ラ
ッチ回路10の出力を読み込むから遅延されたクロックＰ
_BDの立下りに同期して立下る。この結果、ゲート１は遅
延されたクロックＰ_BDの立下りのタイミングまで開の状
態に維持されるから最後に抽出されるパルスはそのパル
ス幅が削られることなく、従って、クリッジが発生する
ことなく出力端子４に抽出することができる。

なお、制御信号Ｐ_Aの立上りのタイミングが第３図に
示すようにクロックＰ_Bが存在する期間にＨ論理に立上
がった場合は、その存在するクロックＰ_Bの次のクロッ
クから抽出が開始される。この点は従来の技術と同じで
ある。

第４図はこの出願の第２考案の実施例を示す。この出
願の第２考案では入力されるクロックＰ_Bと遅延回路12
で遅延されたクロックＰ_BDを論理和回路13で論理和を求
め、その論理和されたクロックＰ_BEをＤ型ラッチ回路10
のクロック入力端子CKに与えるように構成した場合を示
す。

この場合も制御信号Ｐ_AがクロックＰ_Bの存在しない期
間にＨ論理に立上った場合には、Ｄ型ラッチ回路10の出
力端子Ｑは直ちにＨ論理を出力する。従って、ゲート１
は制御信号Ｐ_Aの立上りと共に開に制御され、第１考案
の場合と同様に制御信号Ｐ_AがＨ論理に立上ったタイミ
ング以後に入力される１個目のクロックから抽出を始め
る。

制御信号Ｐ_Aが立下るとき第１考案と同様に論理和さ
れたクロックＰ_BDの立下り、つまり遅延されたクロック
Ｐ_BEの立下りに同期してゲート１が閉じられる。従っ
て、この場合も最後に抽出されるクロックのパルス幅が
削られることはない。

「考案の効果」 以上説明したように、この考案によればクロックの抽
出開始および終了を制御する制御信号Ｐ_Aがクロックの
存在しない状態でＨ論理に立上った場合には、そのタイ
ミングより以後に入力されるクロックは１個目から抽出
することができる。よって、クロックの抽出のタイミン
グが遅れることはない。

また、制御信号Ｐ_Aが立下るタイミングにおいてクロ
ックが存在していたとしても、ゲート１は入力されたク
ロックを遅延した信号の立下りに同期して閉じられるか
ら、最後に抽出されるクロックのパルス幅が削られるこ
とはない。つまり、グリッジが発生することがなく、信
頼性の高い装置を構成することができる。

【図面の簡単な説明】

第１図はこの出願の第１考案の実施例を示す接続図、第
２図および第３図はこの出願の第１考案の動作を説明す
るための波形図、第４図はこの出願の第２考案の実施例
を示す接続図、第５図はその動作を説明するための波形
図、第６図は従来の技術を説明するための接続図、第７
図はその動作を説明するための波形図、第８図は従来の
技術の他の例を示す接続図、第９図および第10図はその
動作を説明するための波形図である。 1:ゲート、2,3:入力端子、4:出力端子、10,11:D型ラッ
チ回路、12:遅延回路、13:論理和回路。

Claims (2)

【実用新案登録請求の範囲】
1. 【請求項１】A.データ入力端子と出力端子とが縦続接続
   された二つのＤ型ラッチ回路と、 B.この二つのＤ型ラッチ回路の前段側のクロック入力端
   子に与えたクロックを遅延させて後段のＤ型ラッチ回路
   のクロック入力端子に与える遅延回路と、 C.上記縦続接続されたＤ型ラッチ回路の後段のＤ型ラッ
   チ回路の出力と、上記遅延回路で遅延されたクロックと
   が入力されてクロックを抽出するゲートと、 によって構成したクロック抽出回路。
2. 【請求項２】A.データ入力端子に制御信号が与えられ、
   クロック入力端子にクロックとこのクロックを遅延させ
   たクロックとの論理和をとったクロックが与えられるＤ
   型ラッチ回路と、 B.このＤ型ラッチ回路の出力と遅延されたクロックとが
   入力されてクロックを抽出するゲートと、 によって構成したクロック抽出回路。