JPH0419564B2 - - Google Patents
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- JPH0419564B2 JPH0419564B2 JP60092860A JP9286085A JPH0419564B2 JP H0419564 B2 JPH0419564 B2 JP H0419564B2 JP 60092860 A JP60092860 A JP 60092860A JP 9286085 A JP9286085 A JP 9286085A JP H0419564 B2 JPH0419564 B2 JP H0419564B2
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- clock signal
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- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 description 30
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 description 28
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 description 28
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 description 23
- 101100194362 Schizosaccharomyces pombe (strain 972 / ATCC 24843) res1 gene Proteins 0.000 description 7
- 230000000630 rising effect Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 2
- 102100040856 Dual specificity protein kinase CLK3 Human genes 0.000 description 1
- 101000749304 Homo sapiens Dual specificity protein kinase CLK3 Proteins 0.000 description 1
- SQVRNKJHWKZAKO-PFQGKNLYSA-N N-acetyl-beta-neuraminic acid Chemical compound CC(=O)N[C@@H]1[C@@H](O)C[C@@](O)(C(O)=O)O[C@H]1[C@H](O)[C@H](O)CO SQVRNKJHWKZAKO-PFQGKNLYSA-N 0.000 description 1
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Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は内部のタイミングを外部クロツク信号
および内部クロツク信号により制御するタイミン
グ制御回路に関する。
および内部クロツク信号により制御するタイミン
グ制御回路に関する。
従来のタイミング制御回路を第３図に示す。こ
のタイミング制御回路は、Ｄフリツプフロツプ
１，２と、ｎ進カウンタ３と、ＮＡＮＤゲート４
とで構成されている。外部クロツク信号ＣＬＫ１
はＤフリツプフロツプ１の入力端Ｄに入力され、
Ｄフリツプフロツプ１の出力端Ｑはフリツプフ
ロツプ２の入力端Ｄに接続されている。ＮＡＮＤ
ゲート４には、Ｄフリツプフロツプ１の出力端Ｑ
とＤフリツプフロツプ２の出力端からの信号
が入力され、ＮＡＮＤゲート４の出力端は、ｎ
進カウンタ３のリセツト入力端Ｒに入力されてい
る。内部クロツク信号ＣＬＫ２は、Ｄフリツプフ
ロツプ１，２、ｎ進カウンタ３のクロツク入力端
ＣＬＫに入力されている。ｎ進カウンタ３のカウ
ント値により内部のタイミングが制御される。
のタイミング制御回路は、Ｄフリツプフロツプ
１，２と、ｎ進カウンタ３と、ＮＡＮＤゲート４
とで構成されている。外部クロツク信号ＣＬＫ１
はＤフリツプフロツプ１の入力端Ｄに入力され、
Ｄフリツプフロツプ１の出力端Ｑはフリツプフ
ロツプ２の入力端Ｄに接続されている。ＮＡＮＤ
ゲート４には、Ｄフリツプフロツプ１の出力端Ｑ
とＤフリツプフロツプ２の出力端からの信号
が入力され、ＮＡＮＤゲート４の出力端は、ｎ
進カウンタ３のリセツト入力端Ｒに入力されてい
る。内部クロツク信号ＣＬＫ２は、Ｄフリツプフ
ロツプ１，２、ｎ進カウンタ３のクロツク入力端
ＣＬＫに入力されている。ｎ進カウンタ３のカウ
ント値により内部のタイミングが制御される。
このタイミング制御回路の動作を第４図のタイ
ミングチヤートを用いて説明する。外部クロツク
信号ＣＬＫ１の状態は、内部クロツク信号ＣＬＫ２
の立下りに同期してＤフリツプフロツプ１に保持
される。したがつて、外部クロツク信号ＣＬＫ１
がＨレベルになると、次の内部クロツク信号
ＣＬＫ２の立下りでＤフリツプフロツプ１はセツ
トされる。Ｄフリツプフロツプ１がセツトされる
と出力信号Ｑ１はＨレベルになる。Ｄフリツプフ
ロツプ２はリセット状態で、反転出力信号は
Ｈレベルであるから、ＮＡＮＤゲート４の出力信
号ＲＳＴはＬレベルとなり、ｎ進カウンタ３はリ
セツトされる。Ｄフリツプフロツプ１の出力信号
Ｑ１がＨレベルになると、次の内部クロツク信号
ＣＬＫ２の立下りでＤフリツプフロツプ２はセツ
トされる。これによりＮＡＮＡゲート４からのリ
セツト信号ＲＳＴはＨレベルとなり、ｎ進カウン
タ３は内部クロツク信号ＣＬＫ２をカウントする。
すなわちカウンタ３のカウント値は、内部クロツ
ク信号ＣＬＫ３の立下りに同期して、「０」「１」
「２」…と変化し、このカウント値により内部タ
イミングが生成される。
ミングチヤートを用いて説明する。外部クロツク
信号ＣＬＫ１の状態は、内部クロツク信号ＣＬＫ２
の立下りに同期してＤフリツプフロツプ１に保持
される。したがつて、外部クロツク信号ＣＬＫ１
がＨレベルになると、次の内部クロツク信号
ＣＬＫ２の立下りでＤフリツプフロツプ１はセツ
トされる。Ｄフリツプフロツプ１がセツトされる
と出力信号Ｑ１はＨレベルになる。Ｄフリツプフ
ロツプ２はリセット状態で、反転出力信号は
Ｈレベルであるから、ＮＡＮＤゲート４の出力信
号ＲＳＴはＬレベルとなり、ｎ進カウンタ３はリ
セツトされる。Ｄフリツプフロツプ１の出力信号
Ｑ１がＨレベルになると、次の内部クロツク信号
ＣＬＫ２の立下りでＤフリツプフロツプ２はセツ
トされる。これによりＮＡＮＡゲート４からのリ
セツト信号ＲＳＴはＨレベルとなり、ｎ進カウン
タ３は内部クロツク信号ＣＬＫ２をカウントする。
すなわちカウンタ３のカウント値は、内部クロツ
ク信号ＣＬＫ３の立下りに同期して、「０」「１」
「２」…と変化し、このカウント値により内部タ
イミングが生成される。
かかるタイミング制御回路においては、外部ク
ロツク信号ＣＬＫ１と内部クロツク信号ＣＬＫ２の
位相関係がかなり制限されるという問題があつ
た。すなわち、内部クロツク信号ＣＬＫ２のｎ−
１番目のパルスの立上りと、ｎ番目のパルスの立
下りとの間の期間Ｔに、外部クロツク信号ＣＬＫ
１の立下りがある場合には、ｎ進カウンタ３のカ
ウント値が正しく変化し、内部のタイミングが正
しく制御される。しかし、この期間Ｔよりも早
く、外部クロツク信号ＣＬＫ１が立上ると、第４
図に示すように内部クロツク信号ＣＬＫ１のｎ−
１番目のパルスの立下りに同期してリセツト信号
ＲＳＴはＬレベルになり、ｎ進カウンタ３は早く
リセツトされる。したがつてｎ進カウンタ３のカ
ウント値は、…「ｎ−２」「ｎ−１」「０」「１」
…と変化し、カウント値「ｎ」が抜けてしまい、
内部タイミングを正しく制御することができなく
なる。
ロツク信号ＣＬＫ１と内部クロツク信号ＣＬＫ２の
位相関係がかなり制限されるという問題があつ
た。すなわち、内部クロツク信号ＣＬＫ２のｎ−
１番目のパルスの立上りと、ｎ番目のパルスの立
下りとの間の期間Ｔに、外部クロツク信号ＣＬＫ
１の立下りがある場合には、ｎ進カウンタ３のカ
ウント値が正しく変化し、内部のタイミングが正
しく制御される。しかし、この期間Ｔよりも早
く、外部クロツク信号ＣＬＫ１が立上ると、第４
図に示すように内部クロツク信号ＣＬＫ１のｎ−
１番目のパルスの立下りに同期してリセツト信号
ＲＳＴはＬレベルになり、ｎ進カウンタ３は早く
リセツトされる。したがつてｎ進カウンタ３のカ
ウント値は、…「ｎ−２」「ｎ−１」「０」「１」
…と変化し、カウント値「ｎ」が抜けてしまい、
内部タイミングを正しく制御することができなく
なる。
このように従来のタイミング制御回路では、内
部タイミングを正しく制御するためには、内部ク
ロツク信号ＣＬＫ２に対する外部クロツク信号
ＣＬＫ１の位相をかなり厳格に制御する必要があ
るという問題があつた。
部タイミングを正しく制御するためには、内部ク
ロツク信号ＣＬＫ２に対する外部クロツク信号
ＣＬＫ１の位相をかなり厳格に制御する必要があ
るという問題があつた。
本発明は上記事情を考慮してなされたもので、
外部クロツク信号と内部クロツク信号との間の位
相関係が変化しても正しい内部タイミングを発生
することができるタイミング制御回路を提供する
ことを目的とする。
外部クロツク信号と内部クロツク信号との間の位
相関係が変化しても正しい内部タイミングを発生
することができるタイミング制御回路を提供する
ことを目的とする。
上記目的を達成するために本発明によるタイミ
ング制御回路は、内部クロツク信号に同期して、
外部クロツク信号の状態を保持する第１のフリツ
プフロツプと、同じく内部クロツク信号に同期し
て、第１のフリツプフロツプの出力信号の状態を
保持する第２のフリツプフロツプと、第２のフリ
ツプフロツプの出力信号に同期して初期設定さ
れ、内部クロツク信号をカウントするカウンタ
と、第２のフリツプフロツプの出力信号およびカ
ウンタのカウント終了信号により、第１のフリツ
プフロツプの出力信号の第２のフリツプフロツプ
への入力を禁止する手段とを備え、カウンタのカ
ウント値により内部のタイミングを制御すること
を特徴とする。
ング制御回路は、内部クロツク信号に同期して、
外部クロツク信号の状態を保持する第１のフリツ
プフロツプと、同じく内部クロツク信号に同期し
て、第１のフリツプフロツプの出力信号の状態を
保持する第２のフリツプフロツプと、第２のフリ
ツプフロツプの出力信号に同期して初期設定さ
れ、内部クロツク信号をカウントするカウンタ
と、第２のフリツプフロツプの出力信号およびカ
ウンタのカウント終了信号により、第１のフリツ
プフロツプの出力信号の第２のフリツプフロツプ
への入力を禁止する手段とを備え、カウンタのカ
ウント値により内部のタイミングを制御すること
を特徴とする。
本発明の一実施例によるタイミング制御回路を
第１図に示す。外部クロツク信号ＣＬＫ１は、Ｄ
フリツプフロツプ１１の入力端Ｄに入力される。
このＤフリツプフロツプ１１のクロツク入力端
ＣＬＫには内部クロツク信号ＣＬＫ２が入力し、ク
リア入力端ＣＬＲにはクリア信号ＣＬＲが入力する。
Ｄフリツプフロツプ１１の反転出力端からの信
号ＣＬＫ１１はＮＡＮＤゲート１４に入力する。
ＮＡＮＤゲート１４の他の入力端には後述するＤ
フリツプフロツプ１２の反転出力端からの信号
が入力している。ＮＡＮＤゲート１４の出
力信号ＲＥＳＯは、ＡＮＤゲート１５に入力し、こ
のＡＮＤゲート１５の他の入力端には、後述する
ｎ進カウンタ１３のターミナルカウント端か
らのカウント終了信号ＴＣＯが入力している。
ＡＮＤゲート１５の出力信号ＲＥＳＯ１は、Ｄフリ
ツプフロツプ１２に入力端Ｄに入力される。この
Ｄフリツプフロツプ１２のクロツク入力端ＣＬＫ
には内部クロツク信号ＣＬＫ２が、クリア入力端
ＣＬＲにはクリア信号ＣＬＲが入力している。ｎ進
カウンタ１３のリセツト入力端には、Ｄフ
リツプフロツプ１２の出力端Ｑからの信号ＲＥＳ
１が入力している。またｎ進カウンタ１３のクロ
ツク入力端ＣＬＫには内部クロツク信号ＣＬＫ２が
入力している。ｎ進カウンタ１３はリセツト入力
端への信号により、リセットされ、クロツ
ク入力端ＣＬＫへの内部クロツク信号ＣＬＫ２をカ
ウントする。そして、カウントネガ「ｎ」になり
カウントアツプすると、カウント終了信号をター
ミナルカウント端から出力する。
第１図に示す。外部クロツク信号ＣＬＫ１は、Ｄ
フリツプフロツプ１１の入力端Ｄに入力される。
このＤフリツプフロツプ１１のクロツク入力端
ＣＬＫには内部クロツク信号ＣＬＫ２が入力し、ク
リア入力端ＣＬＲにはクリア信号ＣＬＲが入力する。
Ｄフリツプフロツプ１１の反転出力端からの信
号ＣＬＫ１１はＮＡＮＤゲート１４に入力する。
ＮＡＮＤゲート１４の他の入力端には後述するＤ
フリツプフロツプ１２の反転出力端からの信号
が入力している。ＮＡＮＤゲート１４の出
力信号ＲＥＳＯは、ＡＮＤゲート１５に入力し、こ
のＡＮＤゲート１５の他の入力端には、後述する
ｎ進カウンタ１３のターミナルカウント端か
らのカウント終了信号ＴＣＯが入力している。
ＡＮＤゲート１５の出力信号ＲＥＳＯ１は、Ｄフリ
ツプフロツプ１２に入力端Ｄに入力される。この
Ｄフリツプフロツプ１２のクロツク入力端ＣＬＫ
には内部クロツク信号ＣＬＫ２が、クリア入力端
ＣＬＲにはクリア信号ＣＬＲが入力している。ｎ進
カウンタ１３のリセツト入力端には、Ｄフ
リツプフロツプ１２の出力端Ｑからの信号ＲＥＳ
１が入力している。またｎ進カウンタ１３のクロ
ツク入力端ＣＬＫには内部クロツク信号ＣＬＫ２が
入力している。ｎ進カウンタ１３はリセツト入力
端への信号により、リセットされ、クロツ
ク入力端ＣＬＫへの内部クロツク信号ＣＬＫ２をカ
ウントする。そして、カウントネガ「ｎ」になり
カウントアツプすると、カウント終了信号をター
ミナルカウント端から出力する。
次に第２図のタイミングチヤートを用いて動作
を説明する。まずクリア信号ＣＬＲがＬレベルで
あると、外部クロツク信号ＣＬＫ１が立上つても
Ｄフリツプフロツプ１１，１２は共にクリア状態
のままで、Ｄフリツプフロツプ１１の出力信号
ＣＬＫ１１はＨレベル、Ｄフリツプフロツプ１２
の出力信号ＲＥＳ１はＬレベルである。したがつ
てｎ進カウンタ１３はリセツトされ、内部クロツ
ク信号ＣＬＫ２をカウントしない（期間（Ｉ））。
を説明する。まずクリア信号ＣＬＲがＬレベルで
あると、外部クロツク信号ＣＬＫ１が立上つても
Ｄフリツプフロツプ１１，１２は共にクリア状態
のままで、Ｄフリツプフロツプ１１の出力信号
ＣＬＫ１１はＨレベル、Ｄフリツプフロツプ１２
の出力信号ＲＥＳ１はＬレベルである。したがつ
てｎ進カウンタ１３はリセツトされ、内部クロツ
ク信号ＣＬＫ２をカウントしない（期間（Ｉ））。
次にクリア信号ＣＬＲがＨレベルになり、外部
クロツク信号ＣＬＫ１がＨレベルに立上ると、そ
の後にあらわれる内部クロツク信号ＣＬＫ２の立
下りによつてＤフリツプフロツプ１１がセツトさ
れ、信号ＣＬＫ１１がＬレベルとなる。このとき
Ｄフリップフロップ１２はリセツトされており、
信号ＲＥＳ１はＬレベルであるが、次の内部クロ
ツク信号ＣＬＫ２の立下りにより、Ｄフリップフ
ロップ１２はセツトされ、信号ＲＥＳ１はＨレベ
ルに変化する。これによりｎ進カウンタ１３は内
部クロツク信号ＣＬＫ２のカウントを開始する
（期間（II））。
クロツク信号ＣＬＫ１がＨレベルに立上ると、そ
の後にあらわれる内部クロツク信号ＣＬＫ２の立
下りによつてＤフリツプフロツプ１１がセツトさ
れ、信号ＣＬＫ１１がＬレベルとなる。このとき
Ｄフリップフロップ１２はリセツトされており、
信号ＲＥＳ１はＬレベルであるが、次の内部クロ
ツク信号ＣＬＫ２の立下りにより、Ｄフリップフ
ロップ１２はセツトされ、信号ＲＥＳ１はＨレベ
ルに変化する。これによりｎ進カウンタ１３は内
部クロツク信号ＣＬＫ２のカウントを開始する
（期間（II））。
カウント開始後は、外部クロツク信号ＣＬＫ１
の立上りに同期して、ｎ進カウンタ１３はカウン
ト値を「０」から「ｎ」まで繰り返し変化させ
る。外部クロツク信号ＣＬＫ１の立上りが、内部
クロツク信号ＣＬＫ２のｎ−１番目のパルスの立
下りとｎ番目のパルスの立下りの間の期間Ｔ内に
なるような正しい位相関係である場合（期間
（III））の動作を説明する。内部クロツク信号
ＣＬＫ２のｎ番目のパルスの立上りによりｎ進カ
ウンタ１３のカウント値が「ｎ」になると、カウ
ント終了信号ＴＣＯがＬレベルになる、ＡＮＤゲー
ト１５の出力信号ＲＥＳＯ１はＬレベルになる。す
るとＤフリツプフロツプ１２は、内部クロツク信
号ＣＬＫ２のｎ番目のパルスの立下りによりリセ
ツトされ、信号ＲＥＳ１はＬレベルになる。これ
によりｎ進カウンタ１３はリセットされカウント
値は「０」となる。また内部クロツク信号ＣＬＫ
２のｎ番目のパルスの立下りによりＤフリツプフ
ロツプ１１はセツトされ、信号ＣＬＫ１１はＬレ
ベルに変化する。信号ＣＬＫ１１はＮＡＮＤゲート
１４で反転され、信号ＲＥＳＯ１はＨレベルとな
る。これによりＤフリツプフロツプ１２は、内部
クロツク信号ＣＬＫ２の次の０番目のパルスの立
下りでセツトされるため、信号ＲＥＳ１はＨレベ
ルに変化する。これによりｎ進カウンタ１３は内
部クロツク信号ＣＬＫ２の次のパルスからカウン
トを開始する。このように外部クロツク信号
ＣＬＫ１の立上り期間Ｔ内にある場合には従来
と同様、ｎ進カウンタ１３は正しくカウントす
る。
の立上りに同期して、ｎ進カウンタ１３はカウン
ト値を「０」から「ｎ」まで繰り返し変化させ
る。外部クロツク信号ＣＬＫ１の立上りが、内部
クロツク信号ＣＬＫ２のｎ−１番目のパルスの立
下りとｎ番目のパルスの立下りの間の期間Ｔ内に
なるような正しい位相関係である場合（期間
（III））の動作を説明する。内部クロツク信号
ＣＬＫ２のｎ番目のパルスの立上りによりｎ進カ
ウンタ１３のカウント値が「ｎ」になると、カウ
ント終了信号ＴＣＯがＬレベルになる、ＡＮＤゲー
ト１５の出力信号ＲＥＳＯ１はＬレベルになる。す
るとＤフリツプフロツプ１２は、内部クロツク信
号ＣＬＫ２のｎ番目のパルスの立下りによりリセ
ツトされ、信号ＲＥＳ１はＬレベルになる。これ
によりｎ進カウンタ１３はリセットされカウント
値は「０」となる。また内部クロツク信号ＣＬＫ
２のｎ番目のパルスの立下りによりＤフリツプフ
ロツプ１１はセツトされ、信号ＣＬＫ１１はＬレ
ベルに変化する。信号ＣＬＫ１１はＮＡＮＤゲート
１４で反転され、信号ＲＥＳＯ１はＨレベルとな
る。これによりＤフリツプフロツプ１２は、内部
クロツク信号ＣＬＫ２の次の０番目のパルスの立
下りでセツトされるため、信号ＲＥＳ１はＨレベ
ルに変化する。これによりｎ進カウンタ１３は内
部クロツク信号ＣＬＫ２の次のパルスからカウン
トを開始する。このように外部クロツク信号
ＣＬＫ１の立上り期間Ｔ内にある場合には従来
と同様、ｎ進カウンタ１３は正しくカウントす
る。
次に外部クロツク信号ＣＬＫ１の位相がすれて、
その立上りが期間Ｔより早くなつた場合（期間
（IV）)でも、本実施例のタイミング制御回路は正
しくカウントすることを説明する。外部クロツク
信号ＣＬＫ１が立上つた後にあらわれる内部クロ
ツク信号ＣＬＫ２のｎ−１番目にパルスの立下り
により、Ｄフリツプフロツプ１１はセツトされ、
出力信号ＣＬＫ１１はＬレベルになる。しかし、
Ｄフリツプフロツプ１２の出力信号がＬ
レベルであるため、ＮＡＮＤゲート１４の出力信
号ＲＥＳＯはHレベルのままであり、ＡＮＤゲート
１５の出力信号ＲＥＳＯ１もＨレベルのままであ
る。したがつてｎ進カウンタ１３が直ちにリセツ
トされることはない。ｎ進カウンタ１３のカウン
ト値が「ｎ」となると、カウント終了信号ＴＣＯ
がＬレベルになり、その後にあわられる内部クロ
ツク信号ＣＬＫ2のn番目のパルスの立下りにより
Ｄフリツプフロツプ１２がリセツトされ、ｎ進カ
ウンタ１３は信号ＲＥＳ１によりリセツトされる。
外部クロツク信号ＣＬＫ１の立下り後の内部クロ
ツク信号ＣＬＫ２の立下りによりＤフリツプフロ
ツプ１１はリセツトされ、信号ＣＬＫ１１はＨレ
ベルとなる。またｎ進カウンタ１３のリセツトに
よりカウント終了信号ＴＣＯはＨレベルになつて
おり、Ｄフリツプフロツプ１２も内部クロツク信
号ＣＬＫ２の次の立下りでセツトされ、ｎ進カウ
ンタ１３はカウントを開始する。このように外部
クロツク信号ＣＬＫ１の立上りが期間Ｔより早く
なつてもｎ進カウンタ１３は従来のようにカウン
ト値に不足を生ずることなく正しくカウントされ
る。
その立上りが期間Ｔより早くなつた場合（期間
（IV）)でも、本実施例のタイミング制御回路は正
しくカウントすることを説明する。外部クロツク
信号ＣＬＫ１が立上つた後にあらわれる内部クロ
ツク信号ＣＬＫ２のｎ−１番目にパルスの立下り
により、Ｄフリツプフロツプ１１はセツトされ、
出力信号ＣＬＫ１１はＬレベルになる。しかし、
Ｄフリツプフロツプ１２の出力信号がＬ
レベルであるため、ＮＡＮＤゲート１４の出力信
号ＲＥＳＯはHレベルのままであり、ＡＮＤゲート
１５の出力信号ＲＥＳＯ１もＨレベルのままであ
る。したがつてｎ進カウンタ１３が直ちにリセツ
トされることはない。ｎ進カウンタ１３のカウン
ト値が「ｎ」となると、カウント終了信号ＴＣＯ
がＬレベルになり、その後にあわられる内部クロ
ツク信号ＣＬＫ2のn番目のパルスの立下りにより
Ｄフリツプフロツプ１２がリセツトされ、ｎ進カ
ウンタ１３は信号ＲＥＳ１によりリセツトされる。
外部クロツク信号ＣＬＫ１の立下り後の内部クロ
ツク信号ＣＬＫ２の立下りによりＤフリツプフロ
ツプ１１はリセツトされ、信号ＣＬＫ１１はＨレ
ベルとなる。またｎ進カウンタ１３のリセツトに
よりカウント終了信号ＴＣＯはＨレベルになつて
おり、Ｄフリツプフロツプ１２も内部クロツク信
号ＣＬＫ２の次の立下りでセツトされ、ｎ進カウ
ンタ１３はカウントを開始する。このように外部
クロツク信号ＣＬＫ１の立上りが期間Ｔより早く
なつてもｎ進カウンタ１３は従来のようにカウン
ト値に不足を生ずることなく正しくカウントされ
る。
次に外部クロツク信号ＣＬＫ１の立上りが期間
Ｔよりも遅れた場合（期間（Ｖ））でも正しくカ
ウントすることを説明する。外部クロツク信号
ＣＬＫ１が立上る前にｎ進カウンタ１３はカウン
トアツプし、カウント終了信号ＴＣＯがＬレベル
に変化する。するとＡＮＤゲート１５の出力信号
ＲＥＳＯ1はLレベルに変化し、Ｄフリツプフロツ
プ１２はリセツトされ、ｎ進カウンタ１３もリセ
ツトされて、カウント値は「０」となる。しかし
外部クロツク信号ＣＬＫ１はＬレベルであるので、
Ｄフリツプフロツプ１１はリセツトされたままで
あり、信号ＣＬＫ１１はＨレベルのままである。
したがつてＤフリツプフロツプ１２はリセツト状
態を保持し、ｎ進カウンタ１３もリセツトされた
ままでカウントを開始しない。その後外部クロツ
ク信号ＣＬＫ１が立上ると、その後にあらわれる
内部クロツク信号ＣＬＫ２の立下りによりＤフリ
ツプフロツプ１１がセツトされ、信号ＣＬＫ１１
がＬレベルになる。信号ＣＬＫ１１がＬレベルに
なると、信号ＲＥＳＯ、信号ＲＥＳＯ1がHレベルに
なる。このためＤフリツプフロツプ１２は内部ク
ロツク信号ＣＬＫ２の立下りでセツトされ、信号
ＲＥＳ１はＨレベルとなり、ｎ進カウンタ１３は
カウントを開始する。このように外部クロツク信
号ＣＬＫ１の立上りが遅れても、正しくカウント
される。
Ｔよりも遅れた場合（期間（Ｖ））でも正しくカ
ウントすることを説明する。外部クロツク信号
ＣＬＫ１が立上る前にｎ進カウンタ１３はカウン
トアツプし、カウント終了信号ＴＣＯがＬレベル
に変化する。するとＡＮＤゲート１５の出力信号
ＲＥＳＯ1はLレベルに変化し、Ｄフリツプフロツ
プ１２はリセツトされ、ｎ進カウンタ１３もリセ
ツトされて、カウント値は「０」となる。しかし
外部クロツク信号ＣＬＫ１はＬレベルであるので、
Ｄフリツプフロツプ１１はリセツトされたままで
あり、信号ＣＬＫ１１はＨレベルのままである。
したがつてＤフリツプフロツプ１２はリセツト状
態を保持し、ｎ進カウンタ１３もリセツトされた
ままでカウントを開始しない。その後外部クロツ
ク信号ＣＬＫ１が立上ると、その後にあらわれる
内部クロツク信号ＣＬＫ２の立下りによりＤフリ
ツプフロツプ１１がセツトされ、信号ＣＬＫ１１
がＬレベルになる。信号ＣＬＫ１１がＬレベルに
なると、信号ＲＥＳＯ、信号ＲＥＳＯ1がHレベルに
なる。このためＤフリツプフロツプ１２は内部ク
ロツク信号ＣＬＫ２の立下りでセツトされ、信号
ＲＥＳ１はＨレベルとなり、ｎ進カウンタ１３は
カウントを開始する。このように外部クロツク信
号ＣＬＫ１の立上りが遅れても、正しくカウント
される。
このように本実施例によれば外部クロツク信号
ＣＬＫ１の位相がずれた場合でも正しい内部タイ
ミングを発生することができる。
ＣＬＫ１の位相がずれた場合でも正しい内部タイ
ミングを発生することができる。
本発明は上記実施例に限定されず種々の変形が
可能である。例えばリセツト信号によりｎ進カウ
ンタに所定の初期値を設定するようにしてもよ
い。またＤフリツプフロツプ１２の出力信号およ
びカウンタ１３のカウント終了信号によりＤフリ
ツプフロツプ１１の出力信号のＤフリツプフロツ
プ１２への入力を禁止する手段であれば、他の構
成でもよい。
可能である。例えばリセツト信号によりｎ進カウ
ンタに所定の初期値を設定するようにしてもよ
い。またＤフリツプフロツプ１２の出力信号およ
びカウンタ１３のカウント終了信号によりＤフリ
ツプフロツプ１１の出力信号のＤフリツプフロツ
プ１２への入力を禁止する手段であれば、他の構
成でもよい。
〔発明の効果
以上の通り本発明によれば従来の回路に大幅に
変更することなく外部クロツク信号と内部クロツ
ク信号の位相関係が変化しても、正しい内部タイ
ミングを発生できる。
変更することなく外部クロツク信号と内部クロツ
ク信号の位相関係が変化しても、正しい内部タイ
ミングを発生できる。
第１図は本発明の一実施例によるタイミング制
御回路の回路図、第２図は同タイミング制御回路
の動作を示すタイミングチヤート、第３図は従来
のタイミング制御回路の回路図、第４図は同タイ
ミング制御回路の動作を示すタイミングチヤート
である。 １，２……Ｄフリツプフロツプ、３……ｎ進カ
ウンタ、４……ＮＡＮＤゲート、１１，１２……
Ｄフリツプフロツプ、１３……ｎ進カウンタ、１
４……ＮＡＮＤゲート、１５……ＡＮＤゲート。
御回路の回路図、第２図は同タイミング制御回路
の動作を示すタイミングチヤート、第３図は従来
のタイミング制御回路の回路図、第４図は同タイ
ミング制御回路の動作を示すタイミングチヤート
である。 １，２……Ｄフリツプフロツプ、３……ｎ進カ
ウンタ、４……ＮＡＮＤゲート、１１，１２……
Ｄフリツプフロツプ、１３……ｎ進カウンタ、１
４……ＮＡＮＤゲート、１５……ＡＮＤゲート。
Claims (1)
- 【特許請求の範囲】 １ 内部クロツク信号に同期して、外部クロツク
信号の状態を保持する第１のフリツプフロツプ
と、 前記内部クロツク信号に同期して、この第１の
フリツプフロツプの出力信号の状態を保持する第
２のフリツプフロツプと、 この第２のフリツプフロツプの出力信号に同期
して初期設定され、前記内部クロツク信号をカウ
ントするカウンタと、 前記第２のフリツプフロツプの出力信号および
前記カウンタのカウント終了信号により、前記第
１のフリツプフロツプの出力信号の前記第２のフ
リツプフロツプへの入力を禁止する手段とを備
え、 このカウンタのカウント値により内部のタイミ
ングを制御することを特徴とするタイミング制御
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60092860A JPS61250716A (ja) | 1985-04-30 | 1985-04-30 | タイミング制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60092860A JPS61250716A (ja) | 1985-04-30 | 1985-04-30 | タイミング制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61250716A JPS61250716A (ja) | 1986-11-07 |
| JPH0419564B2 true JPH0419564B2 (ja) | 1992-03-30 |
Family
ID=14066183
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60092860A Granted JPS61250716A (ja) | 1985-04-30 | 1985-04-30 | タイミング制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61250716A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2601262B2 (ja) * | 1986-10-24 | 1997-04-16 | キヤノン株式会社 | マルチ電子ビーム撮像装置 |
-
1985
- 1985-04-30 JP JP60092860A patent/JPS61250716A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61250716A (ja) | 1986-11-07 |
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