JPH01119056A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置に関し、特に１個のトランジス
タと１個のコンデンサ（キャパシタ）からなる１トラン
ジスタ型メモリセルに関する。

〔従来の技術〕

ＭＯＳメモリでは高集積化とともに転送用としての１個
のトランジスタと、情報を記憶する１個のキャパシタか
らなる１トランジスタ型メモリセルが主流となっている
。この１トランジスタ型メモリセルでは、キャパシタの
面積当たりの容量をできるだけ大きくすれば、必要な容
量を得るための占有面積が小さくでき高集積化に有利に
なる。

そこで近年、キャパシタの面積当たりの容量を増加させ
るため、キャパシタの絶縁膜の薄膜化とともに対基板と
の間のＰＮ接合容量が積極的に利用されるようになって
きた。

即ち、第３図（ａ）乃至（ｃ）に従来構造の一例をその
製造工程順に示している。

先ず、第３図（ａ）のように公知の選択酸化法により、
Ｐ型基板３１上にフィールド酸化膜３２を形成した後、
ゲート酸化膜３３を形成する。

次いで、第３図（ｂ）のように公知のホトリソグラフィ
技術で形成したフォトレジスト３９をマスクに用いたイ
オン注入法によりＰ型不純物のボロンを導入してＰ型不
純物層３４を形成し、またＮ型不純物の砒素を導入して
Ｎ型不純物層３５を形成する。この時、不純物であるボ
ロンと砒素のイオン注入時のＲＰ＋拡散係数の違いを利
用し、Ｐ型不純物層３４を深くＮ型不純物層３５を浅く
形成する。

その後、第３図（Ｃ）のようにＣＶＤ技術により多結晶
シリコン層を成長させ、公知のホトエツチング技術を用
いて蓄積キャパタ対向電極３６゜転送用トランジスタゲ
ート電極３７を形成し、自己整合的なイオン注入技術に
より砒素を導入し、ドレイン・ソースであるＮ型不純物
層３８を形成する。

ここで、Ｎ型不純物層３８はトランジスタのドレイン・
ソースであるため、層抵抗を低くするために通常非常に
高濃度のＮ型不純物層となっている。また、Ｐ型不純物
層３４の濃度は基板の不純物層より不純物濃度が高いの
で、Ｐ型不純物層３４とＮ型不純物層３５のＰＮ接合容
量を大きくすることができる。また、Ｎ型不純物層３５
はＰ型不純物を基板表面に導入したことにより、蓄積ギ
ャパシタ部の基板表面が反転し難くなるのを防ぐ役目も
果たす。

〔発明が解決しようとする問題点〕

上述した従来の１トランジスタ型メモリセルでは、Ｐ型
不純物層３４と転送トランジスタのドレイン・ソースと
して使用されるＮ型不純物層３５が接しているため、Ｐ
型不純物層３４が存在しないときに比較してジャンクシ
ョンリークが著しく増大し、歩留の低下、性能の低下を
生じるという問題があった。また、Ｎ型不純物層３５と
Ｐ型不純物層３４とのジャンクション耐圧も低下し、使
用電圧を抑えねばならないという問題もある。

本発明は、ジャンクションリークを抑制して歩留りの低
下及び性能の劣化を防止することが可能な半導体記憶装
置を提供することを目的としている。

、〔問題点を解決するための手段〕 本発明の半導体記憶装置は、第１導電型の半導体基板に
形成した転送用トランジスタのドレイン・ソースとして
の第２導電型不純物層を、前記半導体基板に絶縁膜を介
して形成した電荷蓄積用の対向電極の下側に形成した基
板よりも高濃度の第１導電型の不純物層に直接接触しな
いように構成し、両不純物層の直接接触が原因とされた
ジャンクションリークを抑制する構成としている。

また、第１導電型不純物層の対向電極側の位置に、ドレ
イン・ソースに接触してこれよりも低濃度の第２導電型
の不純物層を形成し、キャパシタとトランジスタとの間
の転送を可能にするとともに、この領域におけるジャン
クション耐圧の向上を図っている。

〔実施例〕

次に、本発明を図面を参照して説明する。

第１図（ａ）乃至第１図（ｄ）は本発明の第１の実施例
をその製造工程順に示す縦断面図である。

先ず、第１図（ａ）のように、Ｐ型基板１１を選択酸化
してフィールド酸化膜１２を形成し、かつセル形成領域
にゲート酸化膜１３を形成する。

次いで、第１図（ｂ）のようにフォトレジスト１９を所
要パターンに形成した上で、これをマスクにして将来蓄
積用キャパシタ部となる基板表面の一部にＰ型不純物の
ボロンをイオン注入してＰ型不純物層１４を形成する。

但し、このＰ型不純物層１４は将来転送用トランジスタ
が形成された時にそのドレイン・ソースと接することが
ないよう、な位置に設けている。

次に、第１図（Ｃ）のように前記フォトレジスト１９を
再度バターニングして、その端部を前記Ｐ型不純物層１
４よりも後退させた位置とし、これをマスクにして将来
蓄積用キャパシタとなる基板表面にＮ型不純物の砒素を
イオン注入により導入し、Ｎ型不純物層１５を形成する
。

しかる上で、第１図（ｄ）のように、フォトレジスト１
９を除去した後、全面に多結晶シリコンを形成し、かつ
これをフォトリソグラフィ技術によりパターニングして
蓄積用キャパシタ対向電極１６及びゲート電極１７を形
成する。更に、ゲート電極１７を用いた自己整合法によ
りＮ型不純物の砒素をイオン注入してドレイン・ソース
であるＮ型不純物層１８を形成する。

このように形成された１トランジスタ型メモリセルでは
、トランジスタのドレイン・ソースであるＮ型不純物層
１８とＰ型不純物層１４とが接しないメモリセルとして
構成される。このため、Ｐ型不純物層１４の濃度が基板
１１の濃度よりも高くても、Ｎ型不純物層１８との接触
に伴うＰＮ接合によるジャンクションリークの増大を防
止できる。これにより、面積当たりの容量を増大でき、
歩留りの低下を招くことなく性能の劣化のない半導体記
憶装置が構成できる。

また、Ｎ型不純物層１５はドレイン・ソースではないの
で、不純物濃度を高くする必要はなく、ジャンクション
耐圧を高いものにできる。

第２図は本発明の第２の実施例の断面図である。

この実施例ではキャパシタを所謂溝セル構造としたもの
である。即ち、Ｐ型基板２１にフィールド酸化膜２２と
ゲート酸化膜２３を形成した上で、キャパシタ形成領域
に溝を形成し、この溝を通してＰ型不純物及びＮ型不純
物を夫々導入してＰ型不純物層２４及びＮ型不純物層２
５を形成している。そして、溝内面に酸化膜２３ａを形
成した上で、多結晶シリコンにより蓄積用キャパシタ対
向電極２６及びゲート電極２７を形成し、更にドレイン
・ソースとしてのＮ型不純物層２８を形成している。

この第２実施例においても、Ｐ型不純物層２４とドレイ
ン・ソースとしてのＮ型不純物層２８との接触を回避し
ており、前記第１実施例と同様にジャンクションリーク
を抑制した高性能の記憶装置を得ることができる。

〔発明の効果〕

以上説明したように本発明は、第１導電型の半導体基板
に形成した転送用トランジスタのドレイン・ソースとし
ての第２導電型不純物層を、前記半導体基板に絶縁膜を
介して形成した電荷蓄積用の対向電極の下側に形成した
基板よりも高濃度の第１導電型の不純物層に直接接触し
ないように構成しているので、互いに不純物濃度の高い
不純物層の直接接触で構成されるＰＮ接合を回避でき、
ジャンクションリークの増大を防ぐことができる。

これにより、面積当たりの容量を増大させ、歩留が低下
されることなく、しかも性能の劣化のない半導体装置を
得ることができる。

【図面の簡単な説明】 第１図（ａ）乃至第１図（ｄ）は本発明の第１実施例を
その製造工程順に示す縦断面図、第２図は本発明の第２
実施例の縦断面図、第３図（ａ）乃至第３図（ｃ）は従
来例をその製造工程順に示す縦断面図である。 １１．２１．３１・・・Ｐ型基板、１２，２２．３２・
・・フィールド酸化膜、１３，２３．３３・・・ゲート
酸化膜、１４，２４．３４・・・Ｐ型不純物層、１５゜
２５．３５・・・Ｎ型不純物層、１６．２６．３６・・
・蓄積用キャパシタ対向電極、１７．２７．３７・・・
ゲート電極、１８，２８．３８・・・ドレイン・ソース
としてのＮ型不純物層、１９，２９．３９・・・フォト
レジスト。 第１図 第１図 第２図

Claims (2)

【特許請求の範囲】
1. （１）第１導電型の半導体基板に形成してドレイン・ソ
   ースとしての第２導電型不純物層を有する転送用トラン
   ジスタと、前記半導体基板に絶縁膜を介して形成した電
   荷蓄積用の対向電極を有するキャパシタとで構成される
   １トランジスタ型メモリセルを備え、前記対向電極の下
   側に形成した基板よりも高濃度の第１導電型の不純物層
   と前記トランジスタの第２導電型の不純物層とが直接接
   触しないように構成したことを特徴とする半導体記憶装
   置。
2. （２）前記第１導電型不純物層の対向電極側の位置に、
   前記ドレイン・ソースに接触しかつこれよりも低濃度の
   第２導電型の不純物層を形成してなる特許請求の範囲第
   １項記載の半導体記憶装置。