JPH01119845A - バス・アービトレーション回路 - Google Patents
バス・アービトレーション回路Info
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- JPH01119845A JPH01119845A JP27773487A JP27773487A JPH01119845A JP H01119845 A JPH01119845 A JP H01119845A JP 27773487 A JP27773487 A JP 27773487A JP 27773487 A JP27773487 A JP 27773487A JP H01119845 A JPH01119845 A JP H01119845A
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- bus
- time
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- G06F13/14—Handling requests for interconnection or transfer
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- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はノ）スの占有時間がＴ１以上であるようなの第
１の回路と、バスの占有時間Ｔ２が前記した時間Ｔｌに
対してＴ２≪Ｔｌ／２の条件を満たしているとともに、
前記した第１の回路に対してバスの占有についての優先
権を有する第２の回路とが接続されるようなバスにおけ
るバス・アービトレーシヨン回路に関する。
１の回路と、バスの占有時間Ｔ２が前記した時間Ｔｌに
対してＴ２≪Ｔｌ／２の条件を満たしているとともに、
前記した第１の回路に対してバスの占有についての優先
権を有する第２の回路とが接続されるようなバスにおけ
るバス・アービトレーシヨン回路に関する。
（従来の技術）
バスに対する接続の優先度を異にしている複数の回路に
おける個々のものが１つのバスを順次に占有するような
状態でバスに接続されるようにする場合には、バスに１
つづつの回路が順次に接続されるようにするために従来
からバス・アービトレーシヨン回路が用いられていた。
おける個々のものが１つのバスを順次に占有するような
状態でバスに接続されるようにする場合には、バスに１
つづつの回路が順次に接続されるようにするために従来
からバス・アービトレーシヨン回路が用いられていた。
第３図は従来のバス・アービトレーシヨン回路の一例構
成を示すブロック図であり、第３図において１，２はそ
れぞれバス５に接続されるべき第１、第２の回路である
が、以下の説明例においては第２の回路２がバス５への
接続に関して第］。の回路１に対して優先権を有してい
るものとされている。
成を示すブロック図であり、第３図において１，２はそ
れぞれバス５に接続されるべき第１、第２の回路である
が、以下の説明例においては第２の回路２がバス５への
接続に関して第］。の回路１に対して優先権を有してい
るものとされている。
第３図において３は、第２の回路２から第１の回路１に
対してＨＲＱ信号（ホールド・リクエスト信号）を伝送
する伝送線であり、また、４は第１の回路１から第２の
回路にＨＡＣＫ信号（ホーフルド・アクノリッジ信号）
を伝送する伝送線である。
対してＨＲＱ信号（ホールド・リクエスト信号）を伝送
する伝送線であり、また、４は第１の回路１から第２の
回路にＨＡＣＫ信号（ホーフルド・アクノリッジ信号）
を伝送する伝送線である。
前記した第３図に示されている従来例回路の動作を第４
図に示すチャートを参照して説明すると次のとおりであ
る。すなわち、第１の回路１がバス５に接続されている
状態において、バス５への接続の優先権を有する第２の
回路２が第１の回路１に対して時刻ｔ１に伝送線３を介
してＨＲＱ信号を伝送（第４図の（ａ）参照）して第２
の回路２によるバス５の占有を要求すると、前記した時
刻ｔ１から待時間Ｔ３の経過後の時刻ｔ２に、それまで
に少なくともＴｌの時間巾にわたってバス５を占有して
いた第１の回路１がバス５の占有を第２の回路２に明は
渡して、第１の回路１から第２の回路２に伝送線４を介
してＨＡ ＣＫ信号を伝送し、第２の回路２が時刻ｔ２
からバス５を占有する（第４図の（ｂ）、（ｃ）参照）
。
図に示すチャートを参照して説明すると次のとおりであ
る。すなわち、第１の回路１がバス５に接続されている
状態において、バス５への接続の優先権を有する第２の
回路２が第１の回路１に対して時刻ｔ１に伝送線３を介
してＨＲＱ信号を伝送（第４図の（ａ）参照）して第２
の回路２によるバス５の占有を要求すると、前記した時
刻ｔ１から待時間Ｔ３の経過後の時刻ｔ２に、それまで
に少なくともＴｌの時間巾にわたってバス５を占有して
いた第１の回路１がバス５の占有を第２の回路２に明は
渡して、第１の回路１から第２の回路２に伝送線４を介
してＨＡ ＣＫ信号を伝送し、第２の回路２が時刻ｔ２
からバス５を占有する（第４図の（ｂ）、（ｃ）参照）
。
第２の回路２によるバス５の占有が時刻ｔ２〜時刻ｔ３
にわたる時間巾Ｔ２だけ行われた後に終了すると、第１
の回路１が時刻ｔ３からバス５を占有（第４図の（ａ）
〜（ｃ）参照）するが、バス５への接続に関して第１の
回路１に対して優先権を有する第２の回路２が第１の回
路１へ時刻ｔ４に伝送線３を介してＨＲＱ信号を伝送（
第４図の（ａ）参照）して第２の回路２によるバス５の
占有を要求すると、前記した時刻ｔ４から待時間Ｔ３の
経過後の時刻ｔ５に第１の回路１がバス５の占有を第２
の回路２に明は渡して、第１の回路１から第２の回路２
に対し伝送線４を介してＨＡ ＣＫ信号を伝送し、第２
の回路２が時刻ｔ５からバス５を占有する（第４図の（
ｂ）、（ｃ）参照）。
にわたる時間巾Ｔ２だけ行われた後に終了すると、第１
の回路１が時刻ｔ３からバス５を占有（第４図の（ａ）
〜（ｃ）参照）するが、バス５への接続に関して第１の
回路１に対して優先権を有する第２の回路２が第１の回
路１へ時刻ｔ４に伝送線３を介してＨＲＱ信号を伝送（
第４図の（ａ）参照）して第２の回路２によるバス５の
占有を要求すると、前記した時刻ｔ４から待時間Ｔ３の
経過後の時刻ｔ５に第１の回路１がバス５の占有を第２
の回路２に明は渡して、第１の回路１から第２の回路２
に対し伝送線４を介してＨＡ ＣＫ信号を伝送し、第２
の回路２が時刻ｔ５からバス５を占有する（第４図の（
ｂ）、（ｃ）参照）。
そして、第２の回路２によるバス５の占有が時刻ｔ５〜
時刻ｔ６にわたる時間巾Ｔ２だけ行われた後に終了する
と、第１の回路１は時刻ｔ６からバス５の占有を開始（
第４図の（、）〜（ｃ）参照）することになる。
時刻ｔ６にわたる時間巾Ｔ２だけ行われた後に終了する
と、第１の回路１は時刻ｔ６からバス５の占有を開始（
第４図の（、）〜（ｃ）参照）することになる。
（発明が解決しようとする問題点）
さて、第３図の従来例回路において第１の回路１がバス
５の占有を開始すると、第１の回路１は少なくともＴ１
の時間巾にわたってバス５を占有するから、第２の回路
２が第１の回路１に対してバス５の明渡しの要求を行っ
てから、第２の回路２が実際にバス５の占有を開始する
までの待ち時間巾Ｔ３は、最大がＴＩであり、また最小
がＯとなるから待時間Ｔ３の平均はＴ１／２となる。
５の占有を開始すると、第１の回路１は少なくともＴ１
の時間巾にわたってバス５を占有するから、第２の回路
２が第１の回路１に対してバス５の明渡しの要求を行っ
てから、第２の回路２が実際にバス５の占有を開始する
までの待ち時間巾Ｔ３は、最大がＴＩであり、また最小
がＯとなるから待時間Ｔ３の平均はＴ１／２となる。
それで、バスの占有時間がＴ１以上であるような第１の
回路と、バスの占有時間Ｔ２が前記した時間長ＴＩに対
してＴ ２＜ Ｔ ｉ／ ２の条件を満たしているとと
もに、前記した第１の回路に対してバスの占有について
の優先権を有する第２の回路とがバスに接続される場合
には、第２の回路２がバス５を殆んど占有できないこと
になるために、それの解決策が求められた。
回路と、バスの占有時間Ｔ２が前記した時間長ＴＩに対
してＴ ２＜ Ｔ ｉ／ ２の条件を満たしているとと
もに、前記した第１の回路に対してバスの占有について
の優先権を有する第２の回路とがバスに接続される場合
には、第２の回路２がバス５を殆んど占有できないこと
になるために、それの解決策が求められた。
（問題点を解決するための手段）
本発明はバスの占有時間がＴ１以上であるような第１の
回路と、バスの占有時間Ｔ２が前記した時間ＴＩに対し
てＴ ２＜ Ｔ １／ ２の条件を満たしているととも
に、前記した第１の回路に対してバスの占有についての
優先権を有する第２の回路とが接続されるようなバスに
おけるバス・アービトレーシヨン回路であって、前記し
た第２の回路における本来のバスの占有要求信号によっ
てトリガされ、第２の回路のバスの占有時間よりも長い
時定数を有するリトリガラブル・単安定マルチバイブレ
ータからの出力パルスと、前記した第２の回路における
本来のバスの占有要求信号との論理和出力を第２の回路
から第１の回路に与えられるべきバスの占有要求信号と
して発生させるようにしたバス・アービトレーシヨン回
路を提供するものである。
回路と、バスの占有時間Ｔ２が前記した時間ＴＩに対し
てＴ ２＜ Ｔ １／ ２の条件を満たしているととも
に、前記した第１の回路に対してバスの占有についての
優先権を有する第２の回路とが接続されるようなバスに
おけるバス・アービトレーシヨン回路であって、前記し
た第２の回路における本来のバスの占有要求信号によっ
てトリガされ、第２の回路のバスの占有時間よりも長い
時定数を有するリトリガラブル・単安定マルチバイブレ
ータからの出力パルスと、前記した第２の回路における
本来のバスの占有要求信号との論理和出力を第２の回路
から第１の回路に与えられるべきバスの占有要求信号と
して発生させるようにしたバス・アービトレーシヨン回
路を提供するものである。
（実施例）
以下、添付図面を参照して本発明のバス・アービトレー
シヨン回路の具体的な内容について詳細に説明する。第
１図は本発明のバス・アービトレーシヨン回路の一実施
例のブロック図であり、また、第２図は第１図示の実施
例回路の動作説明用のタイミングチャー１〜である。
シヨン回路の具体的な内容について詳細に説明する。第
１図は本発明のバス・アービトレーシヨン回路の一実施
例のブロック図であり、また、第２図は第１図示の実施
例回路の動作説明用のタイミングチャー１〜である。
本発明のバス・アービトレーシヨン回路の一実施例を示
すブロック図において１，２はそれぞれバス５に接続さ
れるべき第１．第２の回路であり、前記の第１の回路１
はバスの占有時間がＴ１以」二であるような回路であり
、また、第２の回路２はバスの占有時間Ｔ２が前記した
時間Ｔ１に対してＴ２＜ Ｔ １／ ２の条件を満たし
ているとともに、前記した第１の回路１に対してバスの
占有についての優先権を有している回路である。
すブロック図において１，２はそれぞれバス５に接続さ
れるべき第１．第２の回路であり、前記の第１の回路１
はバスの占有時間がＴ１以」二であるような回路であり
、また、第２の回路２はバスの占有時間Ｔ２が前記した
時間Ｔ１に対してＴ２＜ Ｔ １／ ２の条件を満たし
ているとともに、前記した第１の回路１に対してバスの
占有についての優先権を有している回路である。
第１図において６は第２の回路２から第１の回路１に対
してバス５の占有を要求する第１の信号Ｓｌ（ホールド
・リクエスト信号ＨＲＱ）をり１〜リガラブル・単安定
マルチバイブレータＲＴＭＭのトリガ端子に伝送する伝
送線であり、また、７は第２の回路２から第１の回路１
に対してバス５の占有を要求する前記した第１の信号Ｓ
Ｌ（ホールド・リクエスト信号ＨＲＱ）をオア回路ＯＲ
に伝送する伝送線である。
してバス５の占有を要求する第１の信号Ｓｌ（ホールド
・リクエスト信号ＨＲＱ）をり１〜リガラブル・単安定
マルチバイブレータＲＴＭＭのトリガ端子に伝送する伝
送線であり、また、７は第２の回路２から第１の回路１
に対してバス５の占有を要求する前記した第１の信号Ｓ
Ｌ（ホールド・リクエスト信号ＨＲＱ）をオア回路ＯＲ
に伝送する伝送線である。
また、８は前記したリトリガラブル・単安定マルチバイ
ブレータＲＴＭＭの出力信号Ｓ２をオア回路ＯＲに伝送
する伝送線であり、さらに、９は前記したオア回路ＯＲ
の出力信号を第２の回路２から第１の回路１に対してバ
ス５の占有を要求するホールド・リクエスト信号ＨＲＱ
として伝送する伝送線であり、さらにまた、４は第１−
の回路１から第２の回路２に信号Ｓ３（ホールド・アク
ノリッジ信号ＨＡＣＫ信号）を伝送する伝送線である。
ブレータＲＴＭＭの出力信号Ｓ２をオア回路ＯＲに伝送
する伝送線であり、さらに、９は前記したオア回路ＯＲ
の出力信号を第２の回路２から第１の回路１に対してバ
ス５の占有を要求するホールド・リクエスト信号ＨＲＱ
として伝送する伝送線であり、さらにまた、４は第１−
の回路１から第２の回路２に信号Ｓ３（ホールド・アク
ノリッジ信号ＨＡＣＫ信号）を伝送する伝送線である。
そして、前記したリトリガラブル・単安定マルチバイブ
レータＲＴＭＭは、前記した第２の回路２から伝送線６
を介して供給される信号Ｓ１、すなわち、第２の回路２
から第１の回路１に対してバス５の占有を要求する本来
のホールド・リクエスト信号ＨＲＱによってトリガされ
て、第２の回路のバスの占有時間Ｔ２よりも長い時定数
Ｔ４を有するリドυガラプル・単安定マルチバイブレー
タからの出力信号Ｓ２を発生し、それを伝送線８を介し
てオア回路ＯＲに供給する。なお、前記のリアー トリガラブル・単安定マルチバイブレータＲＴＭＭの時
定数Ｔ４は、例えば、Ｔ２≪Ｔ４≪Ｔｌ／２のような関
係に設定される。
レータＲＴＭＭは、前記した第２の回路２から伝送線６
を介して供給される信号Ｓ１、すなわち、第２の回路２
から第１の回路１に対してバス５の占有を要求する本来
のホールド・リクエスト信号ＨＲＱによってトリガされ
て、第２の回路のバスの占有時間Ｔ２よりも長い時定数
Ｔ４を有するリドυガラプル・単安定マルチバイブレー
タからの出力信号Ｓ２を発生し、それを伝送線８を介し
てオア回路ＯＲに供給する。なお、前記のリアー トリガラブル・単安定マルチバイブレータＲＴＭＭの時
定数Ｔ４は、例えば、Ｔ２≪Ｔ４≪Ｔｌ／２のような関
係に設定される。
前記したオア＠路ＯＲでは、第２の回路２から前記した
伝送線６，７を介してそれに供給された信号Ｓ１．（ホ
ールド・リクエスト信号ＨＲＱ）と、前記したり１〜リ
ガラブル・単安定マルチバイブレータＲＴＭＭから伝送
線８を介して供給されたリトリガラブル・単安定マルチ
バイブレータＲＴＭＭの出力信号Ｓ２との論理和出力を
、第２の回路から第１の回路に与えられるべきバスの占
有要求信号（ホールド・リクエスト信号ＨＲＱ）として
供給する。
伝送線６，７を介してそれに供給された信号Ｓ１．（ホ
ールド・リクエスト信号ＨＲＱ）と、前記したり１〜リ
ガラブル・単安定マルチバイブレータＲＴＭＭから伝送
線８を介して供給されたリトリガラブル・単安定マルチ
バイブレータＲＴＭＭの出力信号Ｓ２との論理和出力を
、第２の回路から第１の回路に与えられるべきバスの占
有要求信号（ホールド・リクエスト信号ＨＲＱ）として
供給する。
次に、第１図に示されている本発明のバス・アービトレ
ーシヨン回路の動作を第２図に示すチャートを参照して
説明すると次のとおりである。すなわち、第１の回路１
がバス５に接続されている状態においてバス５への接続
に関して第１−の回路１よりも優先権を有する第２の回
路２が時刻ｔ１に信号Ｓ１を発生（第２図の（ａ）参照
）すると、その信号Ｓ１は伝送線６，７及びオア回路Ｏ
Ｒ及び伝送線９を介して第１の回路］−に対してバス５
の占有を要求する第１の信号ＳＬ（ホールド・リクエス
ト信号ＨＲＱ）として供給されるとともに、前記の信号
Ｓ１は伝送線６により、リトリガラブル・単安定マルチ
バイブレータＲＴＭＭのトリガ端子に伝送されているの
で、リトリガラブル・単安定マルチバイブレータＲＴＭ
Ｍは時刻ｔ１にトリガされて、時刻ｔ１から第２図の（
ｂ）のように信号Ｓ２を発生する。
ーシヨン回路の動作を第２図に示すチャートを参照して
説明すると次のとおりである。すなわち、第１の回路１
がバス５に接続されている状態においてバス５への接続
に関して第１−の回路１よりも優先権を有する第２の回
路２が時刻ｔ１に信号Ｓ１を発生（第２図の（ａ）参照
）すると、その信号Ｓ１は伝送線６，７及びオア回路Ｏ
Ｒ及び伝送線９を介して第１の回路］−に対してバス５
の占有を要求する第１の信号ＳＬ（ホールド・リクエス
ト信号ＨＲＱ）として供給されるとともに、前記の信号
Ｓ１は伝送線６により、リトリガラブル・単安定マルチ
バイブレータＲＴＭＭのトリガ端子に伝送されているの
で、リトリガラブル・単安定マルチバイブレータＲＴＭ
Ｍは時刻ｔ１にトリガされて、時刻ｔ１から第２図の（
ｂ）のように信号Ｓ２を発生する。
前述のようにして時刻ｔ１にオア回路ＯＲから第１の回
路１に対して信号Ｓ１が伝送されて、第２の回路２によ
るバス５の占有が第１の回路ｌに要求されると、前記し
た時刻ｔ１から待時間Ｔ３の経過後の時刻ｔ２に、それ
までに少なくともＴ１の時間巾にわたってバス５を占有
していた第１の回路１が、バス５の占有を第２の回路２
に明は渡し、第１の回路１から第２の回路２に伝送線４
を介して信号５３（ＨＡＣＫ信号）を伝送し、第２の回
路２が時刻ｔ２からバス５の占有を開始する（第２図の
（ｂ）〜（ｄ）参照）。
路１に対して信号Ｓ１が伝送されて、第２の回路２によ
るバス５の占有が第１の回路ｌに要求されると、前記し
た時刻ｔ１から待時間Ｔ３の経過後の時刻ｔ２に、それ
までに少なくともＴ１の時間巾にわたってバス５を占有
していた第１の回路１が、バス５の占有を第２の回路２
に明は渡し、第１の回路１から第２の回路２に伝送線４
を介して信号５３（ＨＡＣＫ信号）を伝送し、第２の回
路２が時刻ｔ２からバス５の占有を開始する（第２図の
（ｂ）〜（ｄ）参照）。
また、前記した時刻ｔ１に第２の回路２から伝送線６を
介してりトリガラブル・単安定マルチバイブレータＲＴ
ＭＭのトリガ端子に伝送された信号Ｓ１によってリガさ
れたリトリガラブル・単安定マルチバイブレータＲＴＭ
Ｍは、それの時定数Ｔ４が既述のように、Ｔ２（Ｔ４≪
Ｔｌ／２のような関係に設定されているから、第２の回
路２が時刻ｔ２から時刻ｔ３までのＴ２の時間長にわた
ってバス５を占有し終えた後においても、それからの出
力信号Ｓ２は伝送線８とオア回路ＯＲと伝送線９とを介
して第１の回路１に対してホールド・リクエスト信号Ｈ
ＲＱとして供給され続けている。
介してりトリガラブル・単安定マルチバイブレータＲＴ
ＭＭのトリガ端子に伝送された信号Ｓ１によってリガさ
れたリトリガラブル・単安定マルチバイブレータＲＴＭ
Ｍは、それの時定数Ｔ４が既述のように、Ｔ２（Ｔ４≪
Ｔｌ／２のような関係に設定されているから、第２の回
路２が時刻ｔ２から時刻ｔ３までのＴ２の時間長にわた
ってバス５を占有し終えた後においても、それからの出
力信号Ｓ２は伝送線８とオア回路ＯＲと伝送線９とを介
して第１の回路１に対してホールド・リクエスト信号Ｈ
ＲＱとして供給され続けている。
それで、バス５は前記した時刻ｔ３を過ぎても第２の回
路２によって占有されている状態を続ける。
路２によって占有されている状態を続ける。
第２図示の例においては、リトリガラブル・単７安定マ
ルチバイブレータＲＴＭＭが信号Ｓ１によってトリガさ
れた時刻ｔ１から、リトリガラブル・単安定マルチバイ
ブレータＲＴＭＭＴ４に設定されている時定数に相当す
る時間巾Ｔ４が経過した時刻ｔ５以前の時刻ｔ４に、リ
トリガラブル・単安定マルチバイブレータＲＴ Ｍ、
Ｍが信号ｓ１によって再びトリガされることにより、リ
トリガラブル・単安定マルチバイブレータＲＴ Ｍ Ｍ
Ｔ （７） 出力信号Ｓ２は時刻ｔｌから時刻ｔ７ま
でのパルス巾を有するものとなされており、それにより
第２の回路２は時刻ｔ１から時刻ｔ７までバス５を占有
し続けることになり、第１の回路１は時刻ｔ７以降にバ
ス５を占有しうることになる。
ルチバイブレータＲＴＭＭが信号Ｓ１によってトリガさ
れた時刻ｔ１から、リトリガラブル・単安定マルチバイ
ブレータＲＴＭＭＴ４に設定されている時定数に相当す
る時間巾Ｔ４が経過した時刻ｔ５以前の時刻ｔ４に、リ
トリガラブル・単安定マルチバイブレータＲＴ Ｍ、
Ｍが信号ｓ１によって再びトリガされることにより、リ
トリガラブル・単安定マルチバイブレータＲＴ Ｍ Ｍ
Ｔ （７） 出力信号Ｓ２は時刻ｔｌから時刻ｔ７ま
でのパルス巾を有するものとなされており、それにより
第２の回路２は時刻ｔ１から時刻ｔ７までバス５を占有
し続けることになり、第１の回路１は時刻ｔ７以降にバ
ス５を占有しうることになる。
このように１本発明のバス・アービトレーシヨン回路で
は、リトリガラブル・単安定マルチバイブレータＲＴＭ
ＭＴに設定されている時定数Ｔ４の時間巾内で、第２の
回路２がバス５への接続要求を複数（Ｎ）回行った場合
を考えると、第２の回路２がバス５に接続される際に必
要とされる待時間は、最初の１回目の要求だけがＴｌ＞
Ｔ３＞ Ｏの関係にあるＴ３となるが、２回目以降の
要求時における待時間はＯとなるから、同様な条件下に
おける従来回路における待時間がＴ３ＸＮであった一１
１＝ のに比較して、第２の回路２のバスの使用効率が高めら
れることは明らかである。
は、リトリガラブル・単安定マルチバイブレータＲＴＭ
ＭＴに設定されている時定数Ｔ４の時間巾内で、第２の
回路２がバス５への接続要求を複数（Ｎ）回行った場合
を考えると、第２の回路２がバス５に接続される際に必
要とされる待時間は、最初の１回目の要求だけがＴｌ＞
Ｔ３＞ Ｏの関係にあるＴ３となるが、２回目以降の
要求時における待時間はＯとなるから、同様な条件下に
おける従来回路における待時間がＴ３ＸＮであった一１
１＝ のに比較して、第２の回路２のバスの使用効率が高めら
れることは明らかである。
（発明の効果）
以上、詳細に説明したところから明らかなように、本発
明のバス・アービトレーシヨン回路はバスの占有時間が
Ｔｌ以」二であるような第１の回路と、バスの占有時間
Ｔ２が前記した時間Ｔ１に対してＴ２≪Ｔｌ／２の条件
を満たしているとともに、前記した第１の回路に対して
バスの占有についての優先権を有する第２の回路とが接
続されるようなバスにおけるバス・アービトレーシヨン
回路であって、前記した第２の回路における本来のバス
の占有要求信号によってトリガされ、第２の回路のバス
の占有時間Ｔ２よりも長い時定数Ｔ４を有するリトリガ
ラブル・単安定マルチバイブレータからの出力パルスと
、前記した第２の回路におけ″る本来のバスの占有要求
信号との論理和出力を第２の回路から第１の回路に与え
られるべきバスの占有要求信号として発生させるように
したものであるから、この本発明のバス・アービトレー
シヨン回路ではバスの占有時間が１１以上であるような
第１の回路と、バスの占有時間のＴ２が前記した時間Ｔ
１に対してＴ２≪Ｔ１．／２の関係にあり、がっ、前記
した第１の回路に対してバスの占有に関して優先権を有
する第２の回路とをバスに接続させるようにする場合に
、第２の回路によるバスの使用効率を従来のバス・アー
ビトレーシヨン回路に比べて著るしく向上させることが
できたのであり、この本発明のバス・アービトレーシヨ
ン回路では既述した従来回路における問題点が良好に解
消できるのである。
明のバス・アービトレーシヨン回路はバスの占有時間が
Ｔｌ以」二であるような第１の回路と、バスの占有時間
Ｔ２が前記した時間Ｔ１に対してＴ２≪Ｔｌ／２の条件
を満たしているとともに、前記した第１の回路に対して
バスの占有についての優先権を有する第２の回路とが接
続されるようなバスにおけるバス・アービトレーシヨン
回路であって、前記した第２の回路における本来のバス
の占有要求信号によってトリガされ、第２の回路のバス
の占有時間Ｔ２よりも長い時定数Ｔ４を有するリトリガ
ラブル・単安定マルチバイブレータからの出力パルスと
、前記した第２の回路におけ″る本来のバスの占有要求
信号との論理和出力を第２の回路から第１の回路に与え
られるべきバスの占有要求信号として発生させるように
したものであるから、この本発明のバス・アービトレー
シヨン回路ではバスの占有時間が１１以上であるような
第１の回路と、バスの占有時間のＴ２が前記した時間Ｔ
１に対してＴ２≪Ｔ１．／２の関係にあり、がっ、前記
した第１の回路に対してバスの占有に関して優先権を有
する第２の回路とをバスに接続させるようにする場合に
、第２の回路によるバスの使用効率を従来のバス・アー
ビトレーシヨン回路に比べて著るしく向上させることが
できたのであり、この本発明のバス・アービトレーシヨ
ン回路では既述した従来回路における問題点が良好に解
消できるのである。
第１図は本発明のバス・アービトレーシヨン回路の一実
施例のブロック図、第２図は第１図示の本発明のバス・
アービトレーシヨン回路の一実施例回路の動作説明用の
タイミングチャート、第３図は従来のバス・アービトレ
ーシヨン回路のブロック図、第４図は第３図示の従来例
回路の動作説明用のタイミングチャートである。 １−・・・第１の回路、２・・・第２の回路、３，４．
．６〜９・・・伝送線、５・・・バス、ＲＴＭＭ・・・
リトリガラブル・単安定マルチバイブレータ、ＯＲ・・
・オア回路、 〜１５−
施例のブロック図、第２図は第１図示の本発明のバス・
アービトレーシヨン回路の一実施例回路の動作説明用の
タイミングチャート、第３図は従来のバス・アービトレ
ーシヨン回路のブロック図、第４図は第３図示の従来例
回路の動作説明用のタイミングチャートである。 １−・・・第１の回路、２・・・第２の回路、３，４．
．６〜９・・・伝送線、５・・・バス、ＲＴＭＭ・・・
リトリガラブル・単安定マルチバイブレータ、ＯＲ・・
・オア回路、 〜１５−
Claims (1)
- バスの占有時間がＴ１以上であるような第１の回路と、
バスの占有時間Ｔ２が前記した時間Ｔ１に対してＴ２≪
Ｔ１／２の条件を満たしているとともに、前記した第１
の回路に対してバスの占有についての優先権を有する第
２の回路とが接続されるようなバスにおけるバス・アー
ビトレーシヨン回路であって、前記した第２の回路にお
ける本来のバスの占有要求信号によってトリガされ、第
２の回路のバスの占有時間よりも長い時定数を有するリ
トリガラブル・単安定マルチバイブレータからの出力パ
ルスと、前記した第２の回路における本来のバスの占有
要求信号との論理和出力を第２の回路から第１の回路に
与えられるべきバスの占有要求信号として発生させるよ
うにしたバス・アービトレーシヨン回路
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27773487A JPH01119845A (ja) | 1987-11-02 | 1987-11-02 | バス・アービトレーション回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27773487A JPH01119845A (ja) | 1987-11-02 | 1987-11-02 | バス・アービトレーション回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01119845A true JPH01119845A (ja) | 1989-05-11 |
Family
ID=17587582
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27773487A Pending JPH01119845A (ja) | 1987-11-02 | 1987-11-02 | バス・アービトレーション回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01119845A (ja) |
-
1987
- 1987-11-02 JP JP27773487A patent/JPH01119845A/ja active Pending
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