JPH01120037A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH01120037A JPH01120037A JP62278912A JP27891287A JPH01120037A JP H01120037 A JPH01120037 A JP H01120037A JP 62278912 A JP62278912 A JP 62278912A JP 27891287 A JP27891287 A JP 27891287A JP H01120037 A JPH01120037 A JP H01120037A
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- Japan
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- polysilicon layer
- interlayer film
- wiring
- layer
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- 239000010410 layer Substances 0.000 claims abstract description 52
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 45
- 229920005591 polysilicon Polymers 0.000 claims abstract description 45
- 239000011229 interlayer Substances 0.000 claims abstract description 28
- 239000000758 substrate Substances 0.000 claims abstract description 10
- 230000002265 prevention Effects 0.000 claims abstract description 9
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 4
- 229910052782 aluminium Inorganic materials 0.000 claims description 4
- 238000000034 method Methods 0.000 abstract description 8
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- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置に関し、特に抵抗または配線層
として用いられるポリシリコン層の構造に間する。
として用いられるポリシリコン層の構造に間する。
従来の半導体記憶回路は、スタンバイ電流も大きく消費
電力が大きがったが、メモリセル内部の抵抗部及び配線
部として使用しているポリシリコン層の抵抗を高くする
ことにより消費電力の小さい半導体記憶回路となる。こ
のポリシリコン層の抵抗を高くする技術として、第１に
、ポリシリコン層の配線幅を細くする方法、第２にポリ
シリコン層の膜厚を薄くする方法がある。ポリシリコン
層の抵抗を高くする第１の方法はプロセス的にある程度
限界となっている。その為ポリシリコン層の膜厚を薄く
することが大変重要となってくる。
電力が大きがったが、メモリセル内部の抵抗部及び配線
部として使用しているポリシリコン層の抵抗を高くする
ことにより消費電力の小さい半導体記憶回路となる。こ
のポリシリコン層の抵抗を高くする技術として、第１に
、ポリシリコン層の配線幅を細くする方法、第２にポリ
シリコン層の膜厚を薄くする方法がある。ポリシリコン
層の抵抗を高くする第１の方法はプロセス的にある程度
限界となっている。その為ポリシリコン層の膜厚を薄く
することが大変重要となってくる。
従来の半導体記憶装置としては第２図に示すように、第
１のポリシリコン層９はトランジスタのゲート電極部及
び配線部として使用されている。
１のポリシリコン層９はトランジスタのゲート電極部及
び配線部として使用されている。
又内部抵抗や配線とじて用いられる第２のポリシリコン
層１０とＡｆ配線６との接続には、コンタクトマスクを
使用して層間Ｗ４１２のエツチングを行ない開口部１３
を形成するが、消費電力を小さくする為に第２のポリシ
リコン層１ｏを薄くするにつれてエツチングコントロー
ルが難しくなる。
層１０とＡｆ配線６との接続には、コンタクトマスクを
使用して層間Ｗ４１２のエツチングを行ない開口部１３
を形成するが、消費電力を小さくする為に第２のポリシ
リコン層１ｏを薄くするにつれてエツチングコントロー
ルが難しくなる。
即ち眉間膜１２をエツチングし開口部１３を形成する際
に、第２のポリシリコン層１０をもエツチングし、更に
進んで下層の眉間Ｍ９に達する開口を形成してしまう危
険性がある。
に、第２のポリシリコン層１０をもエツチングし、更に
進んで下層の眉間Ｍ９に達する開口を形成してしまう危
険性がある。
上述したように従来の半導体記憶装置においては、抵抗
または配線層となる第２のポリシリコン層の膜厚を薄く
した場合、ＡＩ！配線との接続の為に層間膜に開口部を
形成する際に、オーバーエツチングによりこの第２のポ
リシリコン層ばかりでなく、その下の層間膜までエツチ
ングされ、Ａｅ配線が基板に短絡し、半導体記憶装置の
信頼性及び製造歩留りを低下させるという欠点がある。
または配線層となる第２のポリシリコン層の膜厚を薄く
した場合、ＡＩ！配線との接続の為に層間膜に開口部を
形成する際に、オーバーエツチングによりこの第２のポ
リシリコン層ばかりでなく、その下の層間膜までエツチ
ングされ、Ａｅ配線が基板に短絡し、半導体記憶装置の
信頼性及び製造歩留りを低下させるという欠点がある。
本発明の半導体記憶装置は、半導体基板上に第１の層間
膜を介して形成され抵抗または配線層となるポリシリコ
ン層と該ポリシリコン層上に第２の層間膜を介して設け
られかつ開口部を介して該ポリシリコン層に接続するア
ルミニウム配線とを有する半導体記憶装置であって、前
記開口部下方の前記第１の層間膜内には短絡防止用ポリ
シリコン層が設けられているものである。
膜を介して形成され抵抗または配線層となるポリシリコ
ン層と該ポリシリコン層上に第２の層間膜を介して設け
られかつ開口部を介して該ポリシリコン層に接続するア
ルミニウム配線とを有する半導体記憶装置であって、前
記開口部下方の前記第１の層間膜内には短絡防止用ポリ
シリコン層が設けられているものである。
次に、本発明について図面を参照して説明する。
第１図は、本発明の一実施例の断面図である。
第１図において、半導体基板１上には第１の層間膜２を
介して抵抗を形成するポリシリコン層４が形成されてい
る。そして第２の層間膜５を介して形成されたＡ！！配
線６は、第２の層間膜５に形成された開口部１３を通っ
てポリシリコン層４に接続している。そして特に開口部
１３下方の第１の層間膜２内には短絡防止用ポリシリコ
ン層７が設けられている。尚第１図において３はポリシ
リコンからなるゲート電極である。
介して抵抗を形成するポリシリコン層４が形成されてい
る。そして第２の層間膜５を介して形成されたＡ！！配
線６は、第２の層間膜５に形成された開口部１３を通っ
てポリシリコン層４に接続している。そして特に開口部
１３下方の第１の層間膜２内には短絡防止用ポリシリコ
ン層７が設けられている。尚第１図において３はポリシ
リコンからなるゲート電極である。
このように構成された本実施例においては、Ａ！！配線
６をポリシリコンＮ４に接続する為に第２の層間Ｍ５に
開口部１３を形成する際に、オーバーエツチングにより
ポリシリコンＪｔ４４及びその下の第１の層間膜２がエ
ツチングされたとしても、その下に短絡防止用ポリシリ
コン層７が形成されているため、Ａｅ配線６と半導体基
板１とが短絡することはない。
６をポリシリコンＮ４に接続する為に第２の層間Ｍ５に
開口部１３を形成する際に、オーバーエツチングにより
ポリシリコンＪｔ４４及びその下の第１の層間膜２がエ
ツチングされたとしても、その下に短絡防止用ポリシリ
コン層７が形成されているため、Ａｅ配線６と半導体基
板１とが短絡することはない。
また、この短絡防止用ポリシリコン層７は、ゲート電極
３と同一工程で形成できるので、特別の工程は必要とし
ない。
３と同一工程で形成できるので、特別の工程は必要とし
ない。
以上説明したように本発明は、抵抗または配線層となる
ポリシリコン層とこの上に第２の層間膜を介して形成さ
れたアルミニウム配線とを接続するために、第２の層間
膜に設ける開口部の下方の第１の眉間膜内に、短絡防止
用ポリシリコン層を設けることにより、アルミニウム配
線と半導体基板間の短絡が防止されるので、半導体記憶
装置の製造歩留り及び信頼性は向上する。
ポリシリコン層とこの上に第２の層間膜を介して形成さ
れたアルミニウム配線とを接続するために、第２の層間
膜に設ける開口部の下方の第１の眉間膜内に、短絡防止
用ポリシリコン層を設けることにより、アルミニウム配
線と半導体基板間の短絡が防止されるので、半導体記憶
装置の製造歩留り及び信頼性は向上する。
第１図は本発明の一実施例の断面図、第２図は従来の半
導体記憶装置の断面図である。 １・・・半導体基板、２・・・第１の層間膜、３・・・
ゲート電極、４・・・ポリシリコン層、５・・・第２の
層間膜、６・・・Ａｅ配線、７・・・短絡防止用ポリシ
リコン層、８・・・層間膜、９・・・第１のポリシリコ
ン層。 １０・・・第２のポリシリコン層、１２・・・／＋ｊ
間Ｊｌ。
導体記憶装置の断面図である。 １・・・半導体基板、２・・・第１の層間膜、３・・・
ゲート電極、４・・・ポリシリコン層、５・・・第２の
層間膜、６・・・Ａｅ配線、７・・・短絡防止用ポリシ
リコン層、８・・・層間膜、９・・・第１のポリシリコ
ン層。 １０・・・第２のポリシリコン層、１２・・・／＋ｊ
間Ｊｌ。
Claims (1)
- 半導体基板上に第１の層間膜を介して形成され抵抗ま
たは配線層となるポリシリコン層と該ポリシリコン層上
に第２の層間膜を介して設けられかつ開口部を介して該
ポリシリコン層に接続するアルミニウム配線とを有する
半導体記憶装置において、前記開口部下方の前記第１の
層間膜内には短絡防止用ポリシリコン層が設けられてい
ることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62278912A JP2546297B2 (ja) | 1987-11-02 | 1987-11-02 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62278912A JP2546297B2 (ja) | 1987-11-02 | 1987-11-02 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01120037A true JPH01120037A (ja) | 1989-05-12 |
| JP2546297B2 JP2546297B2 (ja) | 1996-10-23 |
Family
ID=17603823
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62278912A Expired - Lifetime JP2546297B2 (ja) | 1987-11-02 | 1987-11-02 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2546297B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6175156B1 (en) * | 1997-11-21 | 2001-01-16 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with improved interconnection |
| JP2001110745A (ja) * | 1999-10-13 | 2001-04-20 | Applied Materials Inc | 半導体集積回路を製造する方法 |
-
1987
- 1987-11-02 JP JP62278912A patent/JP2546297B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6175156B1 (en) * | 1997-11-21 | 2001-01-16 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with improved interconnection |
| JP2001110745A (ja) * | 1999-10-13 | 2001-04-20 | Applied Materials Inc | 半導体集積回路を製造する方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2546297B2 (ja) | 1996-10-23 |
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