JPH0332230B2 - - Google Patents
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- JPH0332230B2 JPH0332230B2 JP57080943A JP8094382A JPH0332230B2 JP H0332230 B2 JPH0332230 B2 JP H0332230B2 JP 57080943 A JP57080943 A JP 57080943A JP 8094382 A JP8094382 A JP 8094382A JP H0332230 B2 JPH0332230 B2 JP H0332230B2
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- Japan
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- polycrystalline silicon
- forming
- silicon layer
- fuse element
- layer
- Prior art date
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/49—Adaptable interconnections, e.g. fuses or antifuses
- H10W20/493—Fuses, i.e. interconnections changeable from conductive to non-conductive
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- Read Only Memory (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置およびその製法にかかり、
とくに半導体装置の配線の構造と形成法に関する
ものである。
とくに半導体装置の配線の構造と形成法に関する
ものである。
以下に本発明の二層構造から成る配線の多結晶
シリコン（以降単にPoly−Siと云う）層のみか
ら成る部分をヒユーズ素子として用いる場合を例
に従来のヒユーズ素子形成法と共に説明する。
シリコン（以降単にPoly−Siと云う）層のみか
ら成る部分をヒユーズ素子として用いる場合を例
に従来のヒユーズ素子形成法と共に説明する。
従来、半導体基板上にトランジスタ素子による
回路機能と共にヒユーズ素子を形成するICメモ
リに代表される半導体装置において、前記ヒユー
ズ素子の形成方式として、ヒユーズ素子以外の部
分たとえばトランジスタ回路の配線材料などに使
われるPoly−Siをヒユーズ材料とする場合にヒ
ユーズ素子と他のPoly−Si層を同一工程で形成
し、その後ヒユーズ素子と該ヒユーズ素子周辺回
路との回路結合を行う方式と、ヒユーズ材料がヒ
ユーズ素子以外で使用されている材料または使用
されていない材料に拘らずヒユーズ素子部分を独
立した工程で形成した後、ヒユーズ素子と該ヒユ
ーズ素子周辺回路との回路結合を行う方式などが
行われていた。
回路機能と共にヒユーズ素子を形成するICメモ
リに代表される半導体装置において、前記ヒユー
ズ素子の形成方式として、ヒユーズ素子以外の部
分たとえばトランジスタ回路の配線材料などに使
われるPoly−Siをヒユーズ材料とする場合にヒ
ユーズ素子と他のPoly−Si層を同一工程で形成
し、その後ヒユーズ素子と該ヒユーズ素子周辺回
路との回路結合を行う方式と、ヒユーズ材料がヒ
ユーズ素子以外で使用されている材料または使用
されていない材料に拘らずヒユーズ素子部分を独
立した工程で形成した後、ヒユーズ素子と該ヒユ
ーズ素子周辺回路との回路結合を行う方式などが
行われていた。
ＮチヤネルMOS型FETのゲート電極材料に
Poly−Siを用い、さらにヒユーズ材料にPoly−
Siを用いたトランジスタ素子とヒユーズ素子を例
に従来方式の回路動作と構造と工程について図に
より説明する。
Poly−Siを用い、さらにヒユーズ材料にPoly−
Siを用いたトランジスタ素子とヒユーズ素子を例
に従来方式の回路動作と構造と工程について図に
より説明する。
第１図にＮチヤネルMOS型FETとヒユーズ素
子の平面パターン図を示す。第２図は第１図中の
Ｘ−X′における断面図を示し、第３図は第１図
を回路図として表わしたものである。
子の平面パターン図を示す。第２図は第１図中の
Ｘ−X′における断面図を示し、第３図は第１図
を回路図として表わしたものである。
第１図において、ソース拡散層１０１はコンタ
クト・ホール１０５を通してアルミ配線１０９に
よりGND（接地）に結合されている。ヒユーズ素
子１０４の一端はコンタクト・ホール１０８を通
してアルミ配線１１１によりVDD電源に結合され
ている。前記ヒユーズ素子１０４の他の一端はコ
ンタクト・ホール１０７を通してアルミ配線１１
０に結合され該アルミ配線１１０はコンタクト・
ホール１０６によりドレイン拡散層１０２に結合
されている。今ヒユーズ素子１０４の状態を結合
状態から断線状態にするには、Poly−Siゲート
電極１０３に正の高電圧を印加することによりド
レイン・ソース間を電気的に非常な低抵抗の導通
状態にし、VDD電源よりヒユーズ素子１０４に大
電流が流れ込み溶断させる。またレーザーを直接
ヒユーズ素子１０４に加え、溶断させる。そして
そのヒユーズ素子１０４の状態を検出するには、
Poly−Siゲート電極１０３に通常動作電圧（た
とえば＋5V）を印加することで結合状態であれ
ばドレイン側アルミ配線１１０にはVDD電圧が
表われ、断線状態であればドレイン側アルミ配線
１１０のレベルはGNDへ引き込まれる。以上回
路動作についての説明を第１図により行つた。
クト・ホール１０５を通してアルミ配線１０９に
よりGND（接地）に結合されている。ヒユーズ素
子１０４の一端はコンタクト・ホール１０８を通
してアルミ配線１１１によりVDD電源に結合され
ている。前記ヒユーズ素子１０４の他の一端はコ
ンタクト・ホール１０７を通してアルミ配線１１
０に結合され該アルミ配線１１０はコンタクト・
ホール１０６によりドレイン拡散層１０２に結合
されている。今ヒユーズ素子１０４の状態を結合
状態から断線状態にするには、Poly−Siゲート
電極１０３に正の高電圧を印加することによりド
レイン・ソース間を電気的に非常な低抵抗の導通
状態にし、VDD電源よりヒユーズ素子１０４に大
電流が流れ込み溶断させる。またレーザーを直接
ヒユーズ素子１０４に加え、溶断させる。そして
そのヒユーズ素子１０４の状態を検出するには、
Poly−Siゲート電極１０３に通常動作電圧（た
とえば＋5V）を印加することで結合状態であれ
ばドレイン側アルミ配線１１０にはVDD電圧が
表われ、断線状態であればドレイン側アルミ配線
１１０のレベルはGNDへ引き込まれる。以上回
路動作についての説明を第１図により行つた。
次に第２図により構造と工程についての説明を
行う。Ｐ型シリコン基板２００に公知の方法によ
り厚いフイールド酸化シリコン膜２１６を形成し
エツチングによりトランジスタ活性領域を選択的
に除去する。さらにゲート酸化膜２０３となる酸
化シリコン膜を熱酸化により形成し、さらにゲー
ト電極２０４およびヒユーズ素子２０５となる
Poly−Siを5000Å程度気相成長させる。そして
ゲート電極２０４およびヒユーズ素子２０５とな
る部分以外のPoly−Siをエツチングにより選択
的に除去し、さらにソース・ドレイン領域の酸化
シリコン膜を除去し、その後N+拡散を行いソー
ス拡散層２０１、ドレイン拡散層２０２を形成す
る。
行う。Ｐ型シリコン基板２００に公知の方法によ
り厚いフイールド酸化シリコン膜２１６を形成し
エツチングによりトランジスタ活性領域を選択的
に除去する。さらにゲート酸化膜２０３となる酸
化シリコン膜を熱酸化により形成し、さらにゲー
ト電極２０４およびヒユーズ素子２０５となる
Poly−Siを5000Å程度気相成長させる。そして
ゲート電極２０４およびヒユーズ素子２０５とな
る部分以外のPoly−Siをエツチングにより選択
的に除去し、さらにソース・ドレイン領域の酸化
シリコン膜を除去し、その後N+拡散を行いソー
ス拡散層２０１、ドレイン拡散層２０２を形成す
る。
次に気相成長法によりPSGの絶縁膜２０６，
２０７を形成し、エツチングによりヒユーズ素子
２０５のコンタクト・ホール２１０，２１１ドレ
イン領域コンタクト・ホール２０９およびソース
領域コンタクト・ホール２０８を選択的に除去し
て形成する。さらに2000Å程度の薄いPoly−Si
を気相成長させ、その後アルミを蒸着した後アル
ミをエツチングにより選択的に除去し、さらに前
記2000ÅPoly−Siのアルミ部分以外を選択的に
エツチングしてアルミ配線２１２，２１３，２１
４を形成する。
２０７を形成し、エツチングによりヒユーズ素子
２０５のコンタクト・ホール２１０，２１１ドレ
イン領域コンタクト・ホール２０９およびソース
領域コンタクト・ホール２０８を選択的に除去し
て形成する。さらに2000Å程度の薄いPoly−Si
を気相成長させ、その後アルミを蒸着した後アル
ミをエツチングにより選択的に除去し、さらに前
記2000ÅPoly−Siのアルミ部分以外を選択的に
エツチングしてアルミ配線２１２，２１３，２１
４を形成する。
次に気相成長法によりPSG膜２１５を形成し
た後、ヒユーズ素子２０５上部にヒユーズ窓２１
７を選択的にエツチングして完了する。
た後、ヒユーズ素子２０５上部にヒユーズ窓２１
７を選択的にエツチングして完了する。
以上、従来方式によるヒユーズ素子の構造と形
成工程であるが、この方式で形成されるヒユーズ
素子は他の回路（図においてはゲート電極）に用
いられているPoly−Siと同一工程で形成される
ことから、通常4000Å以上の厚いものとなる。
成工程であるが、この方式で形成されるヒユーズ
素子は他の回路（図においてはゲート電極）に用
いられているPoly−Siと同一工程で形成される
ことから、通常4000Å以上の厚いものとなる。
しかしLSI化が進み回路素子密度が増すに伴な
い、素子あたりの単位面積および消費電力が小さ
くなり、ヒユーズ素子の溶断に要する電力も小さ
なものが必要になる。そこでヒユーズ素子の
Poly−Si膜厚を下げることで、溶断電力を小さ
くすることが可能になるが、前記説明の従来方式
においてPoly−Siをさらに薄くしようとすると
たとえばゲート電極に用いられるPoly−Siの配
線抵抗が高くなり、ゲート電極を駆動する回路の
負荷が増しスイツチングスピードが遅くなるなど
の障害が発生する。
い、素子あたりの単位面積および消費電力が小さ
くなり、ヒユーズ素子の溶断に要する電力も小さ
なものが必要になる。そこでヒユーズ素子の
Poly−Si膜厚を下げることで、溶断電力を小さ
くすることが可能になるが、前記説明の従来方式
においてPoly−Siをさらに薄くしようとすると
たとえばゲート電極に用いられるPoly−Siの配
線抵抗が高くなり、ゲート電極を駆動する回路の
負荷が増しスイツチングスピードが遅くなるなど
の障害が発生する。
またヒユーズ素子以外への影響をなくすために
ヒユーズ素子を独立した形成工程により薄いヒユ
ーズ素子を形成することが可能になるが、工程数
が増すためコストが高くなりさらに欠陥発生原因
の増加を招くことになる。ヒユーズ素子を薄く形
成することにより、さらにレーザーによる溶断時
においてもより小さなレーザーエネルギーで溶断
可能となるため、レーザーによる周辺に対するダ
メージが抑えられる。
ヒユーズ素子を独立した形成工程により薄いヒユ
ーズ素子を形成することが可能になるが、工程数
が増すためコストが高くなりさらに欠陥発生原因
の増加を招くことになる。ヒユーズ素子を薄く形
成することにより、さらにレーザーによる溶断時
においてもより小さなレーザーエネルギーで溶断
可能となるため、レーザーによる周辺に対するダ
メージが抑えられる。
さらにヒユーズ素子の溶断特性を向上させるた
め、ヒユーズ素子上部の保護膜に開口部を作りヒ
ユーズ窓とする（第２図におけるヒユーズ窓２１
７）ことは公知の方法であるが、従来方式による
ヒユーズ素子の形成ではヒユーズ窓下部にPSG
などの保護膜が形成されていないため、ヒユーズ
窓から基板に対して外部汚染を受けやすい構造に
なつている。
め、ヒユーズ素子上部の保護膜に開口部を作りヒ
ユーズ窓とする（第２図におけるヒユーズ窓２１
７）ことは公知の方法であるが、従来方式による
ヒユーズ素子の形成ではヒユーズ窓下部にPSG
などの保護膜が形成されていないため、ヒユーズ
窓から基板に対して外部汚染を受けやすい構造に
なつている。
本発明はアルミなどの金属配線下に同一パター
ンで形成されるPoly−Si層を選択的に金属配線
間に存在させることによりヒユーズ素子を形成す
ることで、工程数を増すことなく、薄いPoly−
Siヒユーズを実現し、かつPoly−Siヒユーズ下に
PSG保護膜を形成することでヒユーズ窓からの
外部汚染の対策を行つたものである。
ンで形成されるPoly−Si層を選択的に金属配線
間に存在させることによりヒユーズ素子を形成す
ることで、工程数を増すことなく、薄いPoly−
Siヒユーズを実現し、かつPoly−Siヒユーズ下に
PSG保護膜を形成することでヒユーズ窓からの
外部汚染の対策を行つたものである。
本発明によれば半導体基板上に形成された
MOS型トランジスタと、MOS型トランジスタの
形成されていない領域に設けられたPSG膜上に
所定の形状で設けられ、かつMOS型トランジス
タのゲート電極を構成する多結晶シリコンよりも
薄い多結晶シリコン層と、前記この多結晶シリコ
ン層上に所定部を除いて形成された金属層と、多
結晶シリコン層と金属層を含む全面に設けられ、
かつ前記所定部の多結晶シリコン層の一部のみを
金属層を露出することなく、露出する開孔部が設
けられた保護絶縁膜とを有し、多結晶シリコンの
前記所定部がヒユーズ素子を形成している半導体
装置を得る。
MOS型トランジスタと、MOS型トランジスタの
形成されていない領域に設けられたPSG膜上に
所定の形状で設けられ、かつMOS型トランジス
タのゲート電極を構成する多結晶シリコンよりも
薄い多結晶シリコン層と、前記この多結晶シリコ
ン層上に所定部を除いて形成された金属層と、多
結晶シリコン層と金属層を含む全面に設けられ、
かつ前記所定部の多結晶シリコン層の一部のみを
金属層を露出することなく、露出する開孔部が設
けられた保護絶縁膜とを有し、多結晶シリコンの
前記所定部がヒユーズ素子を形成している半導体
装置を得る。
更に、本発明によれば、MOS型トランジスタ
の形成領域の半導体基板主表面にゲート絶縁膜を
介して多結晶シリコン層からなるゲート電極を形
成した後、ソース・ドレイン領域を形成する工程
と、全面にPSG膜を形成する工程と、ソース・
ドレイン領域上のPSG膜に開孔部を形成する工
程と、このPSG膜上にゲート電極の多結晶シリ
コン層よりも薄い多結晶シリコン層と金属層とを
順次積層する工程とこの金属層及び多結晶シリコ
ン層を所定の形状にパターニングし、前記金属層
及び多結晶シリコン層とからなる所定の配線と、
金属層が除去され、多結晶シリコン層のみからな
る所定のヒユーズ素子部とを形成する工程と、全
面に保護膜を形成し、ヒユーズ素子部の多結晶シ
リコン層のみを露出させる窓を保護膜に開孔する
工程とを含む半導体装置の製法を得る。
の形成領域の半導体基板主表面にゲート絶縁膜を
介して多結晶シリコン層からなるゲート電極を形
成した後、ソース・ドレイン領域を形成する工程
と、全面にPSG膜を形成する工程と、ソース・
ドレイン領域上のPSG膜に開孔部を形成する工
程と、このPSG膜上にゲート電極の多結晶シリ
コン層よりも薄い多結晶シリコン層と金属層とを
順次積層する工程とこの金属層及び多結晶シリコ
ン層を所定の形状にパターニングし、前記金属層
及び多結晶シリコン層とからなる所定の配線と、
金属層が除去され、多結晶シリコン層のみからな
る所定のヒユーズ素子部とを形成する工程と、全
面に保護膜を形成し、ヒユーズ素子部の多結晶シ
リコン層のみを露出させる窓を保護膜に開孔する
工程とを含む半導体装置の製法を得る。
本発明の実現の手法について図を用いて以下に
説明する。第４図は本発明の実施例によるヒユー
ズ素子とＮチヤネルMOS型FETの平面図を示
す。第４図においてヒユーズ素子部以外は従来方
式と比較することから同様の構造になつている。
第５図は第４図中のＹ−Y′における断面図を示
す。第４図においてアルミ配線４０３，４０５下
部の点線で示されるPoly−Si４０４の部分４０
６が本発明によるヒユーズ素子を示す。尚、４０
１はドレイン拡散層、４０２はコンタクトホー
ル、４０７はGND線を形成しているアルミ配線
である。第５図においてFETのソース・ドレイ
ン拡散層を形成するまでの工程は、ゲート電極５
０１と同一工程においてPoly−Siヒユーズ素子
を形成しないことを除いては同様である。ソー
ス・ドレイン拡散層を形成した後、気相成長法に
よりPSGの絶縁膜５０２，５１１を形成し、エ
ツチングによりソース領域コンタクト・ホール５
０３およびドレイン領域コンタクト・ホール５０
４を選択的に除去して形成する。
説明する。第４図は本発明の実施例によるヒユー
ズ素子とＮチヤネルMOS型FETの平面図を示
す。第４図においてヒユーズ素子部以外は従来方
式と比較することから同様の構造になつている。
第５図は第４図中のＹ−Y′における断面図を示
す。第４図においてアルミ配線４０３，４０５下
部の点線で示されるPoly−Si４０４の部分４０
６が本発明によるヒユーズ素子を示す。尚、４０
１はドレイン拡散層、４０２はコンタクトホー
ル、４０７はGND線を形成しているアルミ配線
である。第５図においてFETのソース・ドレイ
ン拡散層を形成するまでの工程は、ゲート電極５
０１と同一工程においてPoly−Siヒユーズ素子
を形成しないことを除いては同様である。ソー
ス・ドレイン拡散層を形成した後、気相成長法に
よりPSGの絶縁膜５０２，５１１を形成し、エ
ツチングによりソース領域コンタクト・ホール５
０３およびドレイン領域コンタクト・ホール５０
４を選択的に除去して形成する。
次に2000Å程度の薄いPoly−Si５０８を気相
成長した後アルミを蒸着し、エツチングによりア
ルミを選択的に除去してアルミ配線５０５，５０
６，５０７を形成する。さらに前記Poly−Si５
０８をアルミ配線下とヒユーズ素子部が残るよう
にエツチングにより選択的に除去する。
成長した後アルミを蒸着し、エツチングによりア
ルミを選択的に除去してアルミ配線５０５，５０
６，５０７を形成する。さらに前記Poly−Si５
０８をアルミ配線下とヒユーズ素子部が残るよう
にエツチングにより選択的に除去する。
次に気相成長法によりPSG膜５０９を形成し
た後、ヒユーズ素子上部にヒユーズ窓５１０を形
成して完了する。尚、５０１はゲート電極を形成
するPoly−Si、５０２はPSG膜、５０３，５０
４はコンタクトホール、５１１はPSG膜である。
た後、ヒユーズ素子上部にヒユーズ窓５１０を形
成して完了する。尚、５０１はゲート電極を形成
するPoly−Si、５０２はPSG膜、５０３，５０
４はコンタクトホール、５１１はPSG膜である。
以上のようにアルミ配線の拡散領域との反応を
抑上するなどの目的で使用されているアルミ配線
下のPoly−Siは、2000Å程度の薄さでありまた
アルミ配線とダイレクトに接続されているため、
ヒユーズ素子に適しており、かつ接続のためのコ
ンタクト部が不要になる。
抑上するなどの目的で使用されているアルミ配線
下のPoly−Siは、2000Å程度の薄さでありまた
アルミ配線とダイレクトに接続されているため、
ヒユーズ素子に適しており、かつ接続のためのコ
ンタクト部が不要になる。
またPSGの絶縁膜を形成した後、配線形成工
程を行うため、本発明によるヒユーズ素子形成で
は前記PSG絶縁膜（第５図における絶縁膜５１
１）がヒユーズ素子の直下層に必然的に形成さ
れ、工程数を増すことなく外部汚染対策がなされ
る。
程を行うため、本発明によるヒユーズ素子形成で
は前記PSG絶縁膜（第５図における絶縁膜５１
１）がヒユーズ素子の直下層に必然的に形成さ
れ、工程数を増すことなく外部汚染対策がなされ
る。
以上ヒユーズ素子を例として、Poly−Si層の
みから成る部分を有するPoly−Si層と金属層の
二層構造から形成される配線の特徴と形成法の説
明を行つたが、ヒユーズ素子以外にPoly−Si層
のみから成る部分を単なる抵抗素子として用いる
ことなども可能である。
みから成る部分を有するPoly−Si層と金属層の
二層構造から形成される配線の特徴と形成法の説
明を行つたが、ヒユーズ素子以外にPoly−Si層
のみから成る部分を単なる抵抗素子として用いる
ことなども可能である。
第１図は従来方式によるヒユーズ素子とＮチヤ
ネルMOS型FETの平面パターン図で、第２図は
第１図のＸ−X′における断面図、第３図は第１
図、第２図の記号化した回路図である。 第１図、第２図において、２００はＰ型シリコ
ン基板、１０１，２０１はソース拡散層、１０
２，２０２はドレイン拡散層、２０３はゲート酸
化膜を形成する酸化シリコン膜、１０３，２０４
はゲート電極を形成するPoly−Si層、１０４，
２０５はヒユーズ素子を形成するPoly−Si層、
２０６，２０７は絶縁膜を形成するPSG膜、１
０５，１０６，１０７，１０８，２０８，２０
９，２１０，２１１はコンタクト・ホール、１０
９，２１２はGND線を形成するアルミ配線、１
１０，２１３はヒユーズ素子とFETを接続して
いるアルミ配線、１１１，２１４は電源線を形成
しているアルミ配線、２１５は保護膜を形成して
いるPSG膜、１１２，２１７はヒユーズ窓、２
１６はフイールド酸化シリコン膜をそれぞれ示
す。 第４図は本発明によるヒユーズ素子とＮチヤネ
ルMOS型FETの平面パターン図で、第５図は第
４図のＹ−Y′における断面図である。 第４図、第５図において、５０１はゲート電極
を形成するPoly−Si、５０２，５１１は絶縁膜
および保護膜を形成するPSG膜、４０１はドレ
イン拡散層、４０２，５０３，５０４はコンタク
ト・ホール、４０３，５０６はヒユーズ素子と
FETを接続しているアルミ配線、４０４，５０
８はヒユーズ素子を形成しているPoly−Si、４
０５，５０７は電源線を形成しているアルミ配
線、４０６はヒユーズ素子を形成しているPoly
−Siのヒユーズ機能部、４０７，５０５はGND
線を形成しているアルミ配線、５０９は保護膜を
形成しているPSG膜、５１０はヒユーズ窓をそ
れぞれ示す。
ネルMOS型FETの平面パターン図で、第２図は
第１図のＸ−X′における断面図、第３図は第１
図、第２図の記号化した回路図である。 第１図、第２図において、２００はＰ型シリコ
ン基板、１０１，２０１はソース拡散層、１０
２，２０２はドレイン拡散層、２０３はゲート酸
化膜を形成する酸化シリコン膜、１０３，２０４
はゲート電極を形成するPoly−Si層、１０４，
２０５はヒユーズ素子を形成するPoly−Si層、
２０６，２０７は絶縁膜を形成するPSG膜、１
０５，１０６，１０７，１０８，２０８，２０
９，２１０，２１１はコンタクト・ホール、１０
９，２１２はGND線を形成するアルミ配線、１
１０，２１３はヒユーズ素子とFETを接続して
いるアルミ配線、１１１，２１４は電源線を形成
しているアルミ配線、２１５は保護膜を形成して
いるPSG膜、１１２，２１７はヒユーズ窓、２
１６はフイールド酸化シリコン膜をそれぞれ示
す。 第４図は本発明によるヒユーズ素子とＮチヤネ
ルMOS型FETの平面パターン図で、第５図は第
４図のＹ−Y′における断面図である。 第４図、第５図において、５０１はゲート電極
を形成するPoly−Si、５０２，５１１は絶縁膜
および保護膜を形成するPSG膜、４０１はドレ
イン拡散層、４０２，５０３，５０４はコンタク
ト・ホール、４０３，５０６はヒユーズ素子と
FETを接続しているアルミ配線、４０４，５０
８はヒユーズ素子を形成しているPoly−Si、４
０５，５０７は電源線を形成しているアルミ配
線、４０６はヒユーズ素子を形成しているPoly
−Siのヒユーズ機能部、４０７，５０５はGND
線を形成しているアルミ配線、５０９は保護膜を
形成しているPSG膜、５１０はヒユーズ窓をそ
れぞれ示す。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板に設けられたMOS型トランジス
タと、前記MOS型トランジスタの形成されてい
ない領域に設けられたPSG膜上に所定の形状で
設けられ、かつ前記MOS型トランジスタのゲー
ト電極を構成する多結晶シリコンよりも薄い多結
晶シリコン層と、前記多結晶シリコン層上に所定
部を除いて形成された金属層と、前記多結晶シリ
コン層と前記金属層を含む全面に設けられ、かつ
前記所定部の前記多結晶シリコン層の一部のみを
前記金属層を露出することなく露出する開孔部が
設けられた保護絶縁膜とを有し、前記多結晶シリ
コンの前記所定部がヒユーズ素子を形成している
ことを特徴とする半導体装置。 ２ 前記MOS型トランジスタの形成領域の半導
体基板主表面にゲート絶縁膜を介して多結晶シリ
コン層からなるゲート電極を形成した後、ソー
ス・ドレイン領域を形成する工程と、全面に
PSG膜を形成する工程と、前記ソース・ドレイ
ン領域上の前記PSG膜に開孔部を形成する工程
と、前記PSG膜上に前記ゲート電極の多結晶シ
リコン層よりも薄い多結晶シリコン層と金属層と
を順次積層する工程と、前記金属層及び多結晶シ
リコン層を所定の形状にパターニングし、前記金
属層及び多結晶シリコン層とからなる所定の配線
と、前記金属層が除去され、前記多結晶シリコン
層のみからなる所定のヒユーズ素子部とを形成す
る工程と、全面に保護膜を形成し、前記ヒユーズ
素子部の前記多結晶シリコン層のみを露出させる
窓を前記保護膜に開孔する工程とを含むことを特
徴とする半導体装置の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57080943A JPS58197874A (ja) | 1982-05-14 | 1982-05-14 | 半導体装置およびその製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57080943A JPS58197874A (ja) | 1982-05-14 | 1982-05-14 | 半導体装置およびその製法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58197874A JPS58197874A (ja) | 1983-11-17 |
| JPH0332230B2 true JPH0332230B2 (ja) | 1991-05-10 |
Family
ID=13732567
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57080943A Granted JPS58197874A (ja) | 1982-05-14 | 1982-05-14 | 半導体装置およびその製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58197874A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0669083B2 (ja) * | 1984-01-28 | 1994-08-31 | 株式会社東芝 | 半導体メモリの製造方法 |
| JPS6355955A (ja) * | 1986-08-26 | 1988-03-10 | Nec Corp | 半導体装置 |
| JPS63161641A (ja) * | 1986-12-25 | 1988-07-05 | Nec Corp | 半導体記憶装置 |
| US4849363A (en) * | 1988-03-18 | 1989-07-18 | Digital Equipment Corporation | Integrated circuit having laser-alterable metallization layer |
| EP1340262A2 (en) * | 2000-11-27 | 2003-09-03 | Koninklijke Philips Electronics N.V. | Poly fuse rom with mos device based cell structure and the method for read and write therefore |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS567467A (en) * | 1979-07-02 | 1981-01-26 | Nec Corp | Semiconductor memory device |
| JPS5685846A (en) * | 1979-12-14 | 1981-07-13 | Fujitsu Ltd | Semiconductor integrated circuit device |
-
1982
- 1982-05-14 JP JP57080943A patent/JPS58197874A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58197874A (ja) | 1983-11-17 |
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