JPH01120058A - Ｓｏｉ構造の素子分離方法 - Google Patents
Ｓｏｉ構造の素子分離方法Info
- Publication number
- JPH01120058A JPH01120058A JP62277757A JP27775787A JPH01120058A JP H01120058 A JPH01120058 A JP H01120058A JP 62277757 A JP62277757 A JP 62277757A JP 27775787 A JP27775787 A JP 27775787A JP H01120058 A JPH01120058 A JP H01120058A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- substrate
- poly
- device isolation
- island
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ＳＯＩ構造の素子分離方法における。アイランド法の改
良に関し。
良に関し。
基板表面を平坦化した素子分離を可能とし、これにより
ゲート耐圧の劣化と、リークを防止することを目的とし
。
ゲート耐圧の劣化と、リークを防止することを目的とし
。
絶縁性基板上にボ’ＪＳｉ層を成長し１反射防止膜とし
て該ポリＳｉ層上にＳｉＯ□層と５ｉＪｉ層を順次被覆
し、該反射防止膜を介したレーザ照射により該ポリＳｉ
層を再結晶化する工程と、素子分離領域の該５ｉＪ４層
と該ｓ；ｏｚＪｉＪと該ポリ５ｉ１３を除去する工程と
、素子分離領域を埋め込んで基板上全面に絶縁層を被着
し、該絶縁層をエッチバックして５ｉＪ４層を露出させ
た後、該Ｓｉ３Ｎ４層と該Ｓｉ０２層を除去する工程と
を有するように構成する。
て該ポリＳｉ層上にＳｉＯ□層と５ｉＪｉ層を順次被覆
し、該反射防止膜を介したレーザ照射により該ポリＳｉ
層を再結晶化する工程と、素子分離領域の該５ｉＪ４層
と該ｓ；ｏｚＪｉＪと該ポリ５ｉ１３を除去する工程と
、素子分離領域を埋め込んで基板上全面に絶縁層を被着
し、該絶縁層をエッチバックして５ｉＪ４層を露出させ
た後、該Ｓｉ３Ｎ４層と該Ｓｉ０２層を除去する工程と
を有するように構成する。
本発明はＳｏｌ構造の素子分離方法に係り、エツチング
により絶縁性基板上に５ｉＪｆｆｌのアイランドを形成
する方法の改良に関する。
により絶縁性基板上に５ｉＪｆｆｌのアイランドを形成
する方法の改良に関する。
現在ＳＯＩ （Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎ５ｕｌａｔ
ｏｒ）構造を用いた高速３次元デバイスの開発が活発化
している。
ｏｒ）構造を用いた高速３次元デバイスの開発が活発化
している。
ＳＯＩ構造形成の一方法として、絶縁性基板上に成長さ
れたポリＳｉのレーザ照射による再結晶化が用いられて
いる。
れたポリＳｉのレーザ照射による再結晶化が用いられて
いる。
Ｓｏｌ構造の素子分離方法は酸化によるＬＯＣＯ５法と
エツチングによるアイランド法がある。
エツチングによるアイランド法がある。
第２図（１）〜（３）はＳＯｔ構造に対するＬＯＣＯＳ
法を説明する断面図である。
法を説明する断面図である。
第２図（１）において、Ｓｉ基板１上に絶縁層として５
ｉＯｚ層２を被着し、その上に素子形成層となるポリＳ
ｉ層３を成長する。
ｉＯｚ層２を被着し、その上に素子形成層となるポリＳ
ｉ層３を成長する。
ポリＳｉ層３の上に２反射防止膜としてＳｉＯ□層４と
Ｓｉ３Ｎ４層５を順次成長し１反射防止膜を介したレー
ザ照射によりポリＳｉ層３を再結晶化する。
Ｓｉ３Ｎ４層５を順次成長し１反射防止膜を介したレー
ザ照射によりポリＳｉ層３を再結晶化する。
第２図（２）において、再結晶化Ｓｉ層３Ａ上のＳｉ０
２層４と５ｉＪｎ層５をパターニングして、素子形成部
を残し、素子分離領域を除く。
２層４と５ｉＪｎ層５をパターニングして、素子形成部
を残し、素子分離領域を除く。
第２図（３）において、素子形成部に残ったＳｉ：＋Ｎ
４層５を耐酸化マスクにして、素子分離領域の再結晶化
Ｓｉ層３Ａを熱酸化してフィールドＳｉＯ□層３Ｂを形
成する。
４層５を耐酸化マスクにして、素子分離領域の再結晶化
Ｓｉ層３Ａを熱酸化してフィールドＳｉＯ□層３Ｂを形
成する。
ＬＯＣＯ５法をｓｏｒ構造に適用する場合、素子分離領
域の再結晶化Ｓｉ層３八を完全に酸化する必要があり１
例えば４０００人の再結晶化Ｓｉ層３Ａを完全に酸化す
ると、フィールドＳｉＯ□層３Ｂは８０００Å以上の厚
さとなり、基板表面には凹凸を生じ３次元構造には適さ
なくなる。
域の再結晶化Ｓｉ層３八を完全に酸化する必要があり１
例えば４０００人の再結晶化Ｓｉ層３Ａを完全に酸化す
ると、フィールドＳｉＯ□層３Ｂは８０００Å以上の厚
さとなり、基板表面には凹凸を生じ３次元構造には適さ
なくなる。
また、Ｓｉを残さないで再結晶化Ｓｉ層３Ａを完全に酸
化するためには、酸化時間は厚さ１μｍ以上の酸化に相
当する時間を必要とし、下層に形成されているデバイス
への影響が大きい。
化するためには、酸化時間は厚さ１μｍ以上の酸化に相
当する時間を必要とし、下層に形成されているデバイス
への影響が大きい。
第３図（１１〜（３）は従来例によるＳＯＩ構造のアイ
ランド法を説明する断面図である。
ランド法を説明する断面図である。
第３図（１）において、Ｓｉ基板１上に絶縁層として５
ｉＯｚＪＬｉ２を被着し、その上に素子形成層となるポ
’ＪＳｉ層３を成長する。
ｉＯｚＪＬｉ２を被着し、その上に素子形成層となるポ
’ＪＳｉ層３を成長する。
ポリＳｉ層３の上に２反射防止膜としてＳｉＯ２層４と
５ｉＪ４層５を順次成長し１反射防止膜を介したレーザ
照射によりポリＳｉ層３を再結晶化する。
５ｉＪ４層５を順次成長し１反射防止膜を介したレーザ
照射によりポリＳｉ層３を再結晶化する。
第３図（２）において、 Ｓｉ３Ｎ、層５とＳｉＯ□層
４を除去し、アイランド形成部（素子形成部）にレジス
トパターン６を形成し、これをエツチングマスクにして
再結晶化Ｓｉ層３Ａをエツチングする。
４を除去し、アイランド形成部（素子形成部）にレジス
トパターン６を形成し、これをエツチングマスクにして
再結晶化Ｓｉ層３Ａをエツチングする。
第３図（３）において、アイランド状に形成された再結
晶化Ｓｉ層３Ａを覆って２例えばＦＥＴのゲート絶縁層
となる５ｉＯｚ層７．その上にゲートとなるポリＳｉ層
８を形成する。
晶化Ｓｉ層３Ａを覆って２例えばＦＥＴのゲート絶縁層
となる５ｉＯｚ層７．その上にゲートとなるポリＳｉ層
８を形成する。
アイランド法はＳｏｌ構造における有利な素子分離方法
であるが。
であるが。
■ アイランドエツジ（肩の縁部、第３図（３）のへ部
）でゲート耐圧が劣化しやすい欠点がある。
）でゲート耐圧が劣化しやすい欠点がある。
■ さらに２分離領域の再結晶化Ｓｉ層３Ａをエツチン
グ除去する際に、第４図に示されるような欠点を持つ。
グ除去する際に、第４図に示されるような欠点を持つ。
第４図（１）、 （２）はＳＯＩ構造に対するアイラン
ド法の１つの欠点を説明する断面図である。
ド法の１つの欠点を説明する断面図である。
第４図（１）は、アイランド形成のエツチングの際に下
地のＳｉＯ□層２をオーバエツチングしてくびれを生じ
た状態を示す。
地のＳｉＯ□層２をオーバエツチングしてくびれを生じ
た状態を示す。
第４図（２）は第３図（３）に直角な方向の断面図で。
アイランドの再結晶化５ｉＪｉａＡ上にゲートＳｉＯ□
層７を形成し、その上にゲートポリＳｉ層８を形成し。
層７を形成し、その上にゲートポリＳｉ層８を形成し。
ゲートのバターニングをした場合に、前記のくびれ部に
ポリＳｉが残った状態を示す。
ポリＳｉが残った状態を示す。
この、残ったポリＳｉが、ゲートポリＳｉ層８とアイラ
ンド内に形成されたソースドレイン領域とを短絡してリ
ークするという不都合を生ずる。
ンド内に形成されたソースドレイン領域とを短絡してリ
ークするという不都合を生ずる。
以上の欠点を除くために本発明は、 ＳＯＩ構造のアイ
ランド法による素子分離を行った場合の基板の平坦化を
可能にして、ゲート耐圧の劣化と、リークを防止するこ
とを目的とする。
ランド法による素子分離を行った場合の基板の平坦化を
可能にして、ゲート耐圧の劣化と、リークを防止するこ
とを目的とする。
上記問題点の解決は、絶縁性基板上にポリＳｉ層を成長
し１反射防止膜として該ポリＳｉＮ上にＳｉＯ□層とＳ
ｉ３Ｎ、層を順次被覆し、該反射防止膜を介したレーザ
照射により該ポリＳｉＮを再結晶化する工程と、素子分
離領域の該Ｓｉ３Ｎ４層と該ＳｉＯ□層と該ポリＳｉ層
を除去する工程と、素子分離領域を埋め込んで基板上全
面に絶縁層を被着し、該絶縁層をエッチバックしてＳｉ
、Ｎ４層を露出させた後、該Ｓｉ、Ｎ４層と該Ｓ４０ｇ
層を除去する工程とを有するｓｏｉ構造の素子分離方法
により達成される。
し１反射防止膜として該ポリＳｉＮ上にＳｉＯ□層とＳ
ｉ３Ｎ、層を順次被覆し、該反射防止膜を介したレーザ
照射により該ポリＳｉＮを再結晶化する工程と、素子分
離領域の該Ｓｉ３Ｎ４層と該ＳｉＯ□層と該ポリＳｉ層
を除去する工程と、素子分離領域を埋め込んで基板上全
面に絶縁層を被着し、該絶縁層をエッチバックしてＳｉ
、Ｎ４層を露出させた後、該Ｓｉ、Ｎ４層と該Ｓ４０ｇ
層を除去する工程とを有するｓｏｉ構造の素子分離方法
により達成される。
本発明は、ポリＳｉＮのレーザ再結晶時に１反射防止膜
として被着したＳｉＯ□／Ｓｉ３Ｎ４層を、アイランド
形成後のフィールド絶縁層の平坦化エツチングのストッ
パとして用いることで１分離領域を絶縁層で埋めて基板
を平坦化するものである。
として被着したＳｉＯ□／Ｓｉ３Ｎ４層を、アイランド
形成後のフィールド絶縁層の平坦化エツチングのストッ
パとして用いることで１分離領域を絶縁層で埋めて基板
を平坦化するものである。
さらに、平坦化された基板上に１例えばゲート絶縁層お
よびゲート電極を配置してゲート耐圧の劣化を防止し、
かつ前記のポリＳｉ層をなくするものである。
よびゲート電極を配置してゲート耐圧の劣化を防止し、
かつ前記のポリＳｉ層をなくするものである。
第１図（１）〜（６）は本発明の一実施例によるｓｏｒ
構造のアイランド法を説明する断面図と平面図である。
構造のアイランド法を説明する断面図と平面図である。
第１図（１１において、Ｓｉ基板１上に絶縁層としてＳ
ｉＯ□層２を被着し、その上に素子形成層となる厚さ４
０００人のポリＳｉ層３を成長する。
ｉＯ□層２を被着し、その上に素子形成層となる厚さ４
０００人のポリＳｉ層３を成長する。
ポリＳｉ層３の上に１反射防止膜として５ｉＯｚ層４と
Ｓｉ３Ｎ４層５を順次成長し１反射防止膜を介したレー
ザ照射によりポリＳｉ層３を再結晶化する。
Ｓｉ３Ｎ４層５を順次成長し１反射防止膜を介したレー
ザ照射によりポリＳｉ層３を再結晶化する。
第１図（２）において、基板上のアイランド形成部にレ
ジストパターン６を形成し、これをエツチングマスクに
してＳｉ３Ｎ４層５とＳｉＯ□層４と再結晶化５ｉＪＷ
３八をエツチングする。
ジストパターン６を形成し、これをエツチングマスクに
してＳｉ３Ｎ４層５とＳｉＯ□層４と再結晶化５ｉＪＷ
３八をエツチングする。
ここで１図示しないが厚さ２００〜３００人のＳｉＯ□
層をアイランド側面に形成してもよい。
層をアイランド側面に形成してもよい。
第１図（３）において１素子分離領域を埋め込んで基板
上全面に絶８ｉ層として気相成長（ＣＶＤ）法による厚
さ５０００人のＳｉＯ□層９を成長する。
上全面に絶８ｉ層として気相成長（ＣＶＤ）法による厚
さ５０００人のＳｉＯ□層９を成長する。
さらに、その上にスピンオングラス（ＳＯＧ）層１０を
スピンコードして基板を平坦化する。
スピンコードして基板を平坦化する。
この際、ＳＯＧのエツチングレートがＣＶＤ ＳｉＯ□
に比べて大き過ぎるときは、 ＳＯＣをアニールするこ
とにより調節する。
に比べて大き過ぎるときは、 ＳＯＣをアニールするこ
とにより調節する。
この後、５ｉＪｎ層５が露出するまで基板を表面からエ
ッチバックすると第１図（４）のように基板表面は平坦
化される。
ッチバックすると第１図（４）のように基板表面は平坦
化される。
この平坦化エツチングは、エツチングガスにＣＰａ＋Ｃ
ＨＦｚ を用い、これをＱ、３ Ｔｏｒｒに減圧して
９周波数１３．５６ ＭＨｚの電力を基板当たり５００
−印加して行う。
ＨＦｚ を用い、これをＱ、３ Ｔｏｒｒに減圧して
９周波数１３．５６ ＭＨｚの電力を基板当たり５００
−印加して行う。
第１図（５）において、デバイス形成は平坦化された基
板上に１例えばＦＥＴのゲートＳｉＯ□Ｎ７．その上に
ゲートポリＳｉ層８を形成する。
板上に１例えばＦＥＴのゲートＳｉＯ□Ｎ７．その上に
ゲートポリＳｉ層８を形成する。
第１図（６）は第１図（５）に対する平面図でＳ、Ｏは
それぞれアイランドに形成されたソース、ドレイン領域
である。
それぞれアイランドに形成されたソース、ドレイン領域
である。
このようにして得られたＳｏｌ構造においては。
ゲート５ｉＯｚｉ ？ 、ゲートポリＳｉ層８は平坦部
に形成されるためゲート耐圧の劣化はなく、また分離領
域はＣＶＤ−５ｉＯ□層９で埋められているのでポリＳ
ｉ層も発生しない。
に形成されるためゲート耐圧の劣化はなく、また分離領
域はＣＶＤ−５ｉＯ□層９で埋められているのでポリＳ
ｉ層も発生しない。
以上説明したように本発明によれば、レーザ再結晶化時
の反射防止膜をそのまま平坦化エッチのス）７パとして
用いることにより、基板表面を平坦化したアイランド法
によるＳＯＩ構造の素子分離が可能となる。
の反射防止膜をそのまま平坦化エッチのス）７パとして
用いることにより、基板表面を平坦化したアイランド法
によるＳＯＩ構造の素子分離が可能となる。
従って、ゲート耐圧の劣化と、前記のボ’ＪＳｉ残によ
るゲートとソースドレイン間のリークを防止することが
できる。
るゲートとソースドレイン間のリークを防止することが
できる。
第１図（１１〜（６）は本発明の一実施例によるＳｏ＋
構造のアイランド法を説明する断面図と平面図。 第２図（１）〜（３）はＳＯＩ構造に対するＬＯＣＯ５
法を説明する断面図。 第３図（１１〜（３）は従来例によるＳｏｌ構造のアイ
ランド法を説明する断面図。 第４図ｆｉ＋、 （２１はＳＯＩ構造に対するアイラン
ド法の１つの欠点を説明する断面図である。 図において。 １はＳｉ基板。 ２は絶縁層で５ｉｏ２７ｉ。 ３はポリＳｉ層。 ３Ａは再結晶化Ｓｉ層。 ４はＳｉＯ□層。 ５は反射防止膜能エソチングストンパでＳｉ３Ｎ、層。 ６はレジストパターン。 ７はゲート５ｉＯｚ層。 ８はゲートポリＳｉｉ。 ９は絶縁層テＣＶＤ−３ｉＣｈ層。 １０はスピンオグラス（ＳＯＧ）層 了イラノＩ′り夫ｅ−叉戸、を名ＤＨする沫σ面図第
４ 図
構造のアイランド法を説明する断面図と平面図。 第２図（１）〜（３）はＳＯＩ構造に対するＬＯＣＯ５
法を説明する断面図。 第３図（１１〜（３）は従来例によるＳｏｌ構造のアイ
ランド法を説明する断面図。 第４図ｆｉ＋、 （２１はＳＯＩ構造に対するアイラン
ド法の１つの欠点を説明する断面図である。 図において。 １はＳｉ基板。 ２は絶縁層で５ｉｏ２７ｉ。 ３はポリＳｉ層。 ３Ａは再結晶化Ｓｉ層。 ４はＳｉＯ□層。 ５は反射防止膜能エソチングストンパでＳｉ３Ｎ、層。 ６はレジストパターン。 ７はゲート５ｉＯｚ層。 ８はゲートポリＳｉｉ。 ９は絶縁層テＣＶＤ−３ｉＣｈ層。 １０はスピンオグラス（ＳＯＧ）層 了イラノＩ′り夫ｅ−叉戸、を名ＤＨする沫σ面図第
４ 図
Claims (1)
- 【特許請求の範囲】 絶縁性基板上にポリＳｉ層を成長し、反射防止膜とし
て該ポリＳｉ層上にＳｉＯ＿２層とＳｉ＿３Ｎ＿４層を
順次被覆し、該反射防止膜を介したレーザ照射により該
ポリＳｉ層を再結晶化する工程と、 素子分離領域の該Ｓｉ＿３Ｎ＿４層と該ＳｉＯ＿２層と
該ポリＳｉ層を除去する工程と、 素子分離領域を埋め込んで基板上全面に絶縁層を被着し
、該絶縁層をエッチバックしてＳｉ＿３Ｎ＿４層を露出
させた後、該Ｓｉ＿３Ｎ＿４層と該ＳｉＯ＿２層を除去
する工程 とを有することを特徴とするＳＯＩ構造の素子分離方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62277757A JPH01120058A (ja) | 1987-11-02 | 1987-11-02 | Ｓｏｉ構造の素子分離方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62277757A JPH01120058A (ja) | 1987-11-02 | 1987-11-02 | Ｓｏｉ構造の素子分離方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01120058A true JPH01120058A (ja) | 1989-05-12 |
Family
ID=17587909
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62277757A Pending JPH01120058A (ja) | 1987-11-02 | 1987-11-02 | Ｓｏｉ構造の素子分離方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01120058A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7737286B2 (en) | 2003-09-19 | 2010-06-15 | Kyung-In Synthetic Corporation | α-Hydroxy-benzeneacetic acid derivatives, and compounds having two 5-membered latone rings fused to central cyclohexa-1,4-diene nucleus based upon the same, and uses of the compounds |
-
1987
- 1987-11-02 JP JP62277757A patent/JPH01120058A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7737286B2 (en) | 2003-09-19 | 2010-06-15 | Kyung-In Synthetic Corporation | α-Hydroxy-benzeneacetic acid derivatives, and compounds having two 5-membered latone rings fused to central cyclohexa-1,4-diene nucleus based upon the same, and uses of the compounds |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5795811A (en) | Method for forming insulating films in semiconductor devices | |
| US5512509A (en) | Method for forming an isolation layer in a semiconductor device | |
| US5185286A (en) | Process for producing laminated semiconductor substrate | |
| JP3363420B2 (ja) | 自己整合トレンチを有するパターン付きシリコン・オン・インシュレータ基板の製造方法 | |
| US5061653A (en) | Trench isolation process | |
| JP3039978B2 (ja) | 集積ｍｉｓｆｅｔデバイス中に電界分離構造及びゲート構造を形成する方法 | |
| JPH02119238A (ja) | 半導体装置およびその製造方法 | |
| JP3933746B2 (ja) | 半導体装置の素子分離方法 | |
| JP2896072B2 (ja) | 半導体素子のフィールド酸化膜の形成方法 | |
| US4729816A (en) | Isolation formation process with active area protection | |
| JPH0969609A (ja) | 埋込素子分離基板およびその製造方法 | |
| KR100456705B1 (ko) | 반도체 장치의 제조 공정 | |
| US5348906A (en) | Method for manufacturing semiconductor device | |
| US6239001B1 (en) | Method for making a semiconductor device | |
| JP2812013B2 (ja) | 半導体装置の製造方法 | |
| KR100190070B1 (ko) | 반도체장치의 소자분리 방법 | |
| KR0172240B1 (ko) | 반도체 소자의 소자분리 방법 | |
| JPH05190565A (ja) | 半導体装置の製造方法 | |
| JPH0258778B2 (ja) | ||
| JPS62219961A (ja) | 薄膜型ｍｏｓ構造半導体装置の製造法 | |
| JPS6265437A (ja) | 半導体装置の製造方法 | |
| JPH05198571A (ja) | 半導体装置及びその製造方法 | |
| JPH0448644A (ja) | 半導体装置の製造方法 | |
| JPH05211230A (ja) | 半導体装置の製造方法 | |
| KR20020017763A (ko) | 반도체 소자의 소자분리막 형성방법 |