JPH05211230A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05211230A JPH05211230A JP31590291A JP31590291A JPH05211230A JP H05211230 A JPH05211230 A JP H05211230A JP 31590291 A JP31590291 A JP 31590291A JP 31590291 A JP31590291 A JP 31590291A JP H05211230 A JPH05211230 A JP H05211230A
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- oxide film
- resist
- film
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- Pending
Links
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Landscapes
- Element Separation (AREA)
Abstract
(57)【要約】
【目的】選択酸化法したＬＯＣＯＳ膜の端部に発生する
バーズビークの応力による結晶欠陥および結晶転位でリ
ーク電流が増大する。厚いＬＯＣＯＳ膜の端部における
金属配線のカバレッジが悪い。これらの問題を一挙に解
決するものである。 【構成】Ｎ型シリコン基板１に酸化膜２を形成したのち
薄い酸化膜２ａを形成してチャネルストッパ３を形成す
る。つぎに酸化膜２を除去したのち酸化膜２ｂを形成す
る。つぎにレジスト４をマスクとして酸化膜２ｂをエッ
チングしてからレジスト４を除去する。つぎにエピタキ
シャル層５を成長させたのちレジスト４ａを塗布してエ
ッチバック平坦化する。
バーズビークの応力による結晶欠陥および結晶転位でリ
ーク電流が増大する。厚いＬＯＣＯＳ膜の端部における
金属配線のカバレッジが悪い。これらの問題を一挙に解
決するものである。 【構成】Ｎ型シリコン基板１に酸化膜２を形成したのち
薄い酸化膜２ａを形成してチャネルストッパ３を形成す
る。つぎに酸化膜２を除去したのち酸化膜２ｂを形成す
る。つぎにレジスト４をマスクとして酸化膜２ｂをエッ
チングしてからレジスト４を除去する。つぎにエピタキ
シャル層５を成長させたのちレジスト４ａを塗布してエ
ッチバック平坦化する。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路の素子間
分離構造の製造方法に関するものである。
分離構造の製造方法に関するものである。
【０００２】
【従来の技術】従来の選択酸化法によるフィールド酸化
膜（ＬＯＣＯＳ膜）を用いた素子間分離法について、図
２（ａ）〜（ｅ）を参照して説明する。
膜（ＬＯＣＯＳ膜）を用いた素子間分離法について、図
２（ａ）〜（ｅ）を参照して説明する。
【０００３】はじめに図２（ａ）に示すように、Ｎ型シ
リコン基板１を９５０℃で熱酸化して厚さ５０ｎｍの酸
化膜２を形成する。
リコン基板１を９５０℃で熱酸化して厚さ５０ｎｍの酸
化膜２を形成する。
【０００４】つぎに図２（ｂ）に示すように、レジスト
４をマスクとして11Ｂ+ を１００ｋｅＶで１．０×１０
13ａｔｏｍｓ／ｃｍ2 イオン注入してチャネルストッパ
３を形成する。
４をマスクとして11Ｂ+ を１００ｋｅＶで１．０×１０
13ａｔｏｍｓ／ｃｍ2 イオン注入してチャネルストッパ
３を形成する。
【０００５】つぎに図２（ｃ）に示すように、厚さ１２
０ｎｍの窒化シリコン膜９を堆積したのちレジスト（図
示せず）をマスクとしてエッチングする。
０ｎｍの窒化シリコン膜９を堆積したのちレジスト（図
示せず）をマスクとしてエッチングする。
【０００６】つぎに図２（ｄ）に示すように、９８０℃
で熱酸化して厚さ１００ｎｍのＬＯＣＯＳ膜８を形成す
る。
で熱酸化して厚さ１００ｎｍのＬＯＣＯＳ膜８を形成す
る。
【０００７】つぎに図２（ｅ）に示すように、窒化シリ
コン膜９をエッチングすることにより、シリコン基板１
表面の活性領域がＬＯＣＯＳ膜８で分離される。
コン膜９をエッチングすることにより、シリコン基板１
表面の活性領域がＬＯＣＯＳ膜８で分離される。
【０００８】
【発明が解決しようとする課題】選択酸化法によって形
成したＬＯＣＯＳ膜による素子間分離法では、シリコン
基板表面に局所的に厚いＬＯＣＯＳ膜を形成する。ＬＯ
ＣＯＳ膜の端（以下バーズビークと記す）近傍のシリコ
ン基板に応力が加わり、結晶欠陥および結晶転位が発生
してリーク電流が増大するという問題があった。
成したＬＯＣＯＳ膜による素子間分離法では、シリコン
基板表面に局所的に厚いＬＯＣＯＳ膜を形成する。ＬＯ
ＣＯＳ膜の端（以下バーズビークと記す）近傍のシリコ
ン基板に応力が加わり、結晶欠陥および結晶転位が発生
してリーク電流が増大するという問題があった。
【０００９】また素子を形成する領域とＬＯＣＯＳ膜の
形成された分離帯との間に段差があるので、素子に接続
する金属配線のステップカバレッジが悪いという問題が
あった。
形成された分離帯との間に段差があるので、素子に接続
する金属配線のステップカバレッジが悪いという問題が
あった。
【００１０】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板の一主面に素子間分離用の絶縁膜
を形成してから選択エッチングする工程と、全面にエピ
タキシャル層を成長させる工程と、全面にレジストを塗
布してからエッチバックして平坦化する工程とを含むも
のである。
造方法は、半導体基板の一主面に素子間分離用の絶縁膜
を形成してから選択エッチングする工程と、全面にエピ
タキシャル層を成長させる工程と、全面にレジストを塗
布してからエッチバックして平坦化する工程とを含むも
のである。
【００１１】
【実施例】本発明の一実施例について、図１（ａ）〜
（ｇ）を参照して説明する。
（ｇ）を参照して説明する。
【００１２】はじめに図１（ａ）に示すように、Ｎ型シ
リコン基板１を９８０℃で熱酸化して厚さ５００ｎｍの
酸化膜１を形成する。
リコン基板１を９８０℃で熱酸化して厚さ５００ｎｍの
酸化膜１を形成する。
【００１３】つぎに図１（ｂ）に示すように、レジスト
（図示せず）をマスクとして酸化膜２をエッチングした
のち再び９５０℃で熱酸化して厚さ４０ｎｍの酸化膜２
ａを形成する。この酸化膜２ａはイオン注入によるシリ
コン基板１の表面損傷を抑えるものである。
（図示せず）をマスクとして酸化膜２をエッチングした
のち再び９５０℃で熱酸化して厚さ４０ｎｍの酸化膜２
ａを形成する。この酸化膜２ａはイオン注入によるシリ
コン基板１の表面損傷を抑えるものである。
【００１４】つぎに酸化膜２をマスクとして11Ｂ+ を１
００ｋｅＶで１．２×１０13ａｔｏｍｓ／ｃｍ2 イオン
注入してＰ+ 型拡散層からなるチャネルストッパ３を形
成する。
００ｋｅＶで１．２×１０13ａｔｏｍｓ／ｃｍ2 イオン
注入してＰ+ 型拡散層からなるチャネルストッパ３を形
成する。
【００１５】つぎに図１（ｃ）に示すように、酸化膜２
を全面除去したのち９８０℃で熱酸化して厚さ１０００
ｎｍの酸化膜２ｂを形成する。
を全面除去したのち９８０℃で熱酸化して厚さ１０００
ｎｍの酸化膜２ｂを形成する。
【００１６】つぎに図１（ｄ）に示すように、レジスト
４をマスクとして酸化膜２ｂをエッチングする。
４をマスクとして酸化膜２ｂをエッチングする。
【００１７】つぎに図１（ｅ）に示すように、レジスト
４を除去してＣＶＤ法により厚さ１．５μｍのＮ型シリ
コンエピタキシャル層５を成長させたのちアニールして
単結晶化する。
４を除去してＣＶＤ法により厚さ１．５μｍのＮ型シリ
コンエピタキシャル層５を成長させたのちアニールして
単結晶化する。
【００１８】つぎに図１（ｆ）に示すように、レジスト
４ａを塗布する。
４ａを塗布する。
【００１９】つぎに図１（ｇ）に示すように、エッチバ
ック法により酸化膜２ｂからなる分離領域６で囲まれた
活性領域７が形成される。
ック法により酸化膜２ｂからなる分離領域６で囲まれた
活性領域７が形成される。
【００２０】本実施例で用いたＮ型シリコン基板の代り
に、Ｎ型エピタキシャル層、Ｐ型シリコン基板、Ｐ型エ
ピタキシャル層のいずれかを用いても同様の効果を得る
ことができる。
に、Ｎ型エピタキシャル層、Ｐ型シリコン基板、Ｐ型エ
ピタキシャル層のいずれかを用いても同様の効果を得る
ことができる。
【００２１】
【発明の効果】素子間分離用の絶縁膜を形成し、エピタ
キシャル層を成長させたのちエッチバックして平坦化す
る。
キシャル層を成長させたのちエッチバックして平坦化す
る。
【００２２】その結果、ＬＯＣＯＳ分離法に比べて、バ
ーズビークがなく半導体基板への応力がなくなる。従
来、応力によって生じていた結晶欠陥および結晶転位に
よるリーク電流の増大を防ぐことができる。
ーズビークがなく半導体基板への応力がなくなる。従
来、応力によって生じていた結晶欠陥および結晶転位に
よるリーク電流の増大を防ぐことができる。
【００２３】さらにエッチバック法により平坦化するの
で、素子形成用の活性領域と素子間分離用の絶縁膜との
段差が解消する。素子に接続する金属配線のステップカ
バレッジが従来に比べて著しく改善された。
で、素子形成用の活性領域と素子間分離用の絶縁膜との
段差が解消する。素子に接続する金属配線のステップカ
バレッジが従来に比べて著しく改善された。
【図１】本発明の一実施例を工程順に示す断面図であ
る。
る。
【図２】従来の選択酸化法による素子間分離を示す断面
図である。
図である。
１ Ｎ型シリコン基板 ２，２ａ，２ｂ 酸化膜 ３ チャネルストッパ ４，４ａ レジスト ５ エピタキシャル層 ６ 分離領域 ７ 活性領域 ８ ＬＯＣＯＳ膜 ９ 窒化シリコン膜
Claims (1)
- 【請求項１】 半導体基板の一主面に素子間分離用の絶
縁膜を形成してから選択エッチングする工程と、全面に
エピタキシャル層を成長させる工程と、全面にレジスト
を塗布してからエッチバックして平坦化する工程とを含
む半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31590291A JPH05211230A (ja) | 1991-11-29 | 1991-11-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31590291A JPH05211230A (ja) | 1991-11-29 | 1991-11-29 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05211230A true JPH05211230A (ja) | 1993-08-20 |
Family
ID=18070986
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31590291A Pending JPH05211230A (ja) | 1991-11-29 | 1991-11-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05211230A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004266291A (ja) * | 2004-05-06 | 2004-09-24 | Toshiba Corp | 半導体装置 |
| US6989316B2 (en) | 1999-06-30 | 2006-01-24 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing |
-
1991
- 1991-11-29 JP JP31590291A patent/JPH05211230A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6989316B2 (en) | 1999-06-30 | 2006-01-24 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing |
| US7772671B2 (en) | 1999-06-30 | 2010-08-10 | Kabushiki Kaisha Toshiba | Semiconductor device having an element isolating insulating film |
| JP2004266291A (ja) * | 2004-05-06 | 2004-09-24 | Toshiba Corp | 半導体装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19991109 |