JPH01123465A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH01123465A JPH01123465A JP62281462A JP28146287A JPH01123465A JP H01123465 A JPH01123465 A JP H01123465A JP 62281462 A JP62281462 A JP 62281462A JP 28146287 A JP28146287 A JP 28146287A JP H01123465 A JPH01123465 A JP H01123465A
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- JP
- Japan
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- resistance
- polysilicon
- resistor
- contact hole
- load
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- Pending
Links
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- 230000003068 static effect Effects 0.000 claims abstract description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 44
- 229920005591 polysilicon Polymers 0.000 abstract description 44
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 12
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- 238000009792 diffusion process Methods 0.000 description 5
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- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に係り、特に高抵抗負荷型のスタテ
ィックＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ −Ｍｅ
ｍＯｒ７ ）における負荷抵抗素子に関する。
ィックＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ −Ｍｅ
ｍＯｒ７ ）における負荷抵抗素子に関する。
従来、高抵抗負荷型のメモリセルをもつスタティックＲ
ＡＭにおける負荷抵抗は、第３図（ａ）、第３図ら）に
示すように、Ｐ型半導体基板１上のＮ拡散層２と、フィ
ールド酸化膜３上の酸化膜４の主面の電源ラインに接続
された抵抗ポリシリコンの低抵抗部１７との間に１抵抗
ポリシリコンの高抵抗部１６．酸化膜４のコンタクト孔
１５を介して、実現されていた。抵抗ポリシリコンの高
抵抗部６と、抵抗ポリシリコンの低抵抗部１７とは、同
一の抵抗ポリシリコン素材であるが、低抵抗部１７は、
１０” ｃｍ３以上の充分な不純物を導入した領域であ
シ、また、高抵抗部１６は、不純物の導入を実施しない
ことＫよシ、高抵抗領域を実現していた。
ＡＭにおける負荷抵抗は、第３図（ａ）、第３図ら）に
示すように、Ｐ型半導体基板１上のＮ拡散層２と、フィ
ールド酸化膜３上の酸化膜４の主面の電源ラインに接続
された抵抗ポリシリコンの低抵抗部１７との間に１抵抗
ポリシリコンの高抵抗部１６．酸化膜４のコンタクト孔
１５を介して、実現されていた。抵抗ポリシリコンの高
抵抗部６と、抵抗ポリシリコンの低抵抗部１７とは、同
一の抵抗ポリシリコン素材であるが、低抵抗部１７は、
１０” ｃｍ３以上の充分な不純物を導入した領域であ
シ、また、高抵抗部１６は、不純物の導入を実施しない
ことＫよシ、高抵抗領域を実現していた。
しかし、ポリシリコンの電気伝導においては、ポリシリ
コンを構成しているシリコン学結晶間の界面部分に流れ
る電流が大きいため、ポリシリ；ンに不純物を導入しな
い場合でも、単結晶のシリコンに比べて、十分に高抵抗
にすることはできなかった。ところが、高抵抗負荷型の
メモリセルをもつスタティックＲＡＭにおいて、そのス
タンパイ電流はこの負荷抵抗が大きい程、小さくできる
ため、特性改善は負荷抵抗の高抵抗化にかかつているＫ
もかかわらず、これ以上の高抵抗化は困難と表っている
。
コンを構成しているシリコン学結晶間の界面部分に流れ
る電流が大きいため、ポリシリ；ンに不純物を導入しな
い場合でも、単結晶のシリコンに比べて、十分に高抵抗
にすることはできなかった。ところが、高抵抗負荷型の
メモリセルをもつスタティックＲＡＭにおいて、そのス
タンパイ電流はこの負荷抵抗が大きい程、小さくできる
ため、特性改善は負荷抵抗の高抵抗化にかかつているＫ
もかかわらず、これ以上の高抵抗化は困難と表っている
。
本発明の目的は、前記問題点が解決され、特にスタンバ
イ電流が小さくて済むように、高抵抗値の負荷抵抗を備
えた半導体装置を提供することにある。
イ電流が小さくて済むように、高抵抗値の負荷抵抗を備
えた半導体装置を提供することにある。
本発明の構成は、負荷抵抗のスタティックメモリの負荷
抵抗を備えた半導体装置において、前記負荷抵抗が、少
なくとも２層ｇの高抵抗層を、互いにコンタクト孔を介
して、接続した抵抗であることを特徴とする。
抵抗を備えた半導体装置において、前記負荷抵抗が、少
なくとも２層ｇの高抵抗層を、互いにコンタクト孔を介
して、接続した抵抗であることを特徴とする。
第１図（ａ）は本発明の第１の実施例の半導体装置を示
す平面図、第１図缶）はその断面図である。これら図に
おいて、本実施例の半導体装置は、Ｐ型半導体基板１上
にＮ 拡散層領域２と、厚いフィさらに第１コンタクト
孔５を設け、また第１抵抗ポリシリコンロと、第２コン
タクト孔７とを設け、第２抵抗ポリシリコンの高抵抗部
８、第２抵抗ポリシリコンの低抵抗部９を形成している
。第２抵抗ポリシリコン低抵抗部９は、電源に接続され
ておシ、り拡散層領域２に高抵抗で、この電源の電圧を
供給しようとするものである。第１抵抗ポリシリコンロ
は、不純物は導入されておらず高抵抗であり、第１コン
タクト孔５を介して、Ｎ拡散層領域２に接続されている
。第２抵抗ポリシリコン８は、第２コンタクト孔７を介
して、第１抵抗ポリシリコンロに接続されている。総抵
抗値は、第１抵抗ポリシリコンロの抵抗と、第２抵抗ポ
リシリコン７の抵抗との合計値の他に、第２コンタクト
孔７でのコンタクト抵抗値が加わるため、従来の１層の
高抵抗ポリシリコンに比べて、高抵抗化を実現すること
ができる。
す平面図、第１図缶）はその断面図である。これら図に
おいて、本実施例の半導体装置は、Ｐ型半導体基板１上
にＮ 拡散層領域２と、厚いフィさらに第１コンタクト
孔５を設け、また第１抵抗ポリシリコンロと、第２コン
タクト孔７とを設け、第２抵抗ポリシリコンの高抵抗部
８、第２抵抗ポリシリコンの低抵抗部９を形成している
。第２抵抗ポリシリコン低抵抗部９は、電源に接続され
ておシ、り拡散層領域２に高抵抗で、この電源の電圧を
供給しようとするものである。第１抵抗ポリシリコンロ
は、不純物は導入されておらず高抵抗であり、第１コン
タクト孔５を介して、Ｎ拡散層領域２に接続されている
。第２抵抗ポリシリコン８は、第２コンタクト孔７を介
して、第１抵抗ポリシリコンロに接続されている。総抵
抗値は、第１抵抗ポリシリコンロの抵抗と、第２抵抗ポ
リシリコン７の抵抗との合計値の他に、第２コンタクト
孔７でのコンタクト抵抗値が加わるため、従来の１層の
高抵抗ポリシリコンに比べて、高抵抗化を実現すること
ができる。
第２図（ａ）は本発明の第２の実施例の半導体装置を示
す平面図、第２図（ｂ）は第２図（ａ）の断面図である
。これら図において、本実施例は、Ｐ型半導体基板ＩＫ
、Ｎ 拡散層領域２と、フィールド酸化膜３と、眉間
酸化膜４と、第１コンタクト孔５と、ｉ１抵抗ポリシリ
コンロと、第２コンタクト孔７と、第２抵抗ポリシリコ
ン１８と、第３コンタクト孔１９と、第３抵抗ポリシリ
コンの高抵抗部題と、第３抵抗ポリシリコンの低抵抗部
２１とを含み、構成される０本実施例の総抵抗値は、第
１抵抗ポリシリコンロと、第２抵抗ポリシリコン１８と
、第３抵抗ポリシリコンの高抵抗部２０との合計値であ
シ、また、その他に第２コンタクト孔７のコンタクト抵
抗、第３コンタクト孔１９９コンタクト抵抗が加わるた
め、抵抗ポリシリコンが単層の場合に比べて、２倍以上
の抵抗値となる。尚本実施例の第２抵抗ポリシリコン１
８は、第１抵抗ポリシリコンロおよび第３抵抗ポリシリ
コン２０と異なる素材からなる高抵抗層でありてもかま
わない。
す平面図、第２図（ｂ）は第２図（ａ）の断面図である
。これら図において、本実施例は、Ｐ型半導体基板ＩＫ
、Ｎ 拡散層領域２と、フィールド酸化膜３と、眉間
酸化膜４と、第１コンタクト孔５と、ｉ１抵抗ポリシリ
コンロと、第２コンタクト孔７と、第２抵抗ポリシリコ
ン１８と、第３コンタクト孔１９と、第３抵抗ポリシリ
コンの高抵抗部題と、第３抵抗ポリシリコンの低抵抗部
２１とを含み、構成される０本実施例の総抵抗値は、第
１抵抗ポリシリコンロと、第２抵抗ポリシリコン１８と
、第３抵抗ポリシリコンの高抵抗部２０との合計値であ
シ、また、その他に第２コンタクト孔７のコンタクト抵
抗、第３コンタクト孔１９９コンタクト抵抗が加わるた
め、抵抗ポリシリコンが単層の場合に比べて、２倍以上
の抵抗値となる。尚本実施例の第２抵抗ポリシリコン１
８は、第１抵抗ポリシリコンロおよび第３抵抗ポリシリ
コン２０と異なる素材からなる高抵抗層でありてもかま
わない。
以上説明したように、本発明は、負荷抵抗型のスタティ
ックメモリの負荷抵抗を２層以上の高抵抗層によって構
成し、コンタクトを介することにより、高抵抗素子の抵
抗にコンタクト抵抗が加わることＫよシ、さらなる高抵
抗化が実現でき、また各高抵抗層はコンタクトを介して
のみ、接続されているため、抵抗ポリシリコンの一部に
高濃度の不純物を導入して低抵抗層を作った場合あるい
は高濃度不純物領域と直接液している場合には、高濃度
の不純物が高抵抗領域に拡散するのを防ぐ効果もある。
ックメモリの負荷抵抗を２層以上の高抵抗層によって構
成し、コンタクトを介することにより、高抵抗素子の抵
抗にコンタクト抵抗が加わることＫよシ、さらなる高抵
抗化が実現でき、また各高抵抗層はコンタクトを介して
のみ、接続されているため、抵抗ポリシリコンの一部に
高濃度の不純物を導入して低抵抗層を作った場合あるい
は高濃度不純物領域と直接液している場合には、高濃度
の不純物が高抵抗領域に拡散するのを防ぐ効果もある。
第１図（ａ）は本発明の第１の実施例の半導体装置の平
面図、第１図ら）は爾１図（ａ）の断面図、第２図（＆
）は本発明の第２の実施例の半導体装置の平面図、第２
図（ｂ）は第２図（ａ）の断面図、第３図（ａ）は従来
の半導体装置の平面図、第３図ら）は第３図（ａ）の断
面図である。 １・・・・・・Ｐ型半導体基板、２・・・・・・ぐ 拡
散層領域、３・・・・・・フィールド酸化膜、４・・・
・・・酸化膜、５・・・・・・第１コンタクト孔、６・
・・・・・第１抵抗ポリシリコン、７・・・・・・第２
コンタクト孔、８・・・・・・第２抵抗ポリシリコンの
高抵抗部、９・・・・・・第２抵抗ポリシリコンの低抗
部、１５・・・・・・コンタクト孔、１６・・・・・・
抵抗ポリシリコンの高抵抗部、１７・・・・・・抵抗ポ
リシリコンの低抵抗部、１８・・・・・・第２抵抗ポリ
シリコン、１９・・・・・・第３コンタクト孔、２０・
・・・・・第３抵抗ポリシリコンの高抵抗部、２１・・
・・・・第３抵抗ポリシリコンの低抵抗部。 代理人 弁理士 内 原 音彌１図（い 第Ｚ図Ｃト） 第３図（α） 第３閏（′Ｄ）
面図、第１図ら）は爾１図（ａ）の断面図、第２図（＆
）は本発明の第２の実施例の半導体装置の平面図、第２
図（ｂ）は第２図（ａ）の断面図、第３図（ａ）は従来
の半導体装置の平面図、第３図ら）は第３図（ａ）の断
面図である。 １・・・・・・Ｐ型半導体基板、２・・・・・・ぐ 拡
散層領域、３・・・・・・フィールド酸化膜、４・・・
・・・酸化膜、５・・・・・・第１コンタクト孔、６・
・・・・・第１抵抗ポリシリコン、７・・・・・・第２
コンタクト孔、８・・・・・・第２抵抗ポリシリコンの
高抵抗部、９・・・・・・第２抵抗ポリシリコンの低抗
部、１５・・・・・・コンタクト孔、１６・・・・・・
抵抗ポリシリコンの高抵抗部、１７・・・・・・抵抗ポ
リシリコンの低抵抗部、１８・・・・・・第２抵抗ポリ
シリコン、１９・・・・・・第３コンタクト孔、２０・
・・・・・第３抵抗ポリシリコンの高抵抗部、２１・・
・・・・第３抵抗ポリシリコンの低抵抗部。 代理人 弁理士 内 原 音彌１図（い 第Ｚ図Ｃト） 第３図（α） 第３閏（′Ｄ）
Claims (1)
- 負荷抵抗型のスタティックメモリの負荷抵抗を備えた半
導体装置において、前記負荷抵抗が、少なくとも２層の
高抵抗層を、互いにコンタクト孔を介して、接続した抵
抗であることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62281462A JPH01123465A (ja) | 1987-11-06 | 1987-11-06 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62281462A JPH01123465A (ja) | 1987-11-06 | 1987-11-06 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01123465A true JPH01123465A (ja) | 1989-05-16 |
Family
ID=17639516
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62281462A Pending JPH01123465A (ja) | 1987-11-06 | 1987-11-06 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01123465A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6357755B2 (ja) * | 1982-11-26 | 1988-11-14 | Tokyo Shibaura Electric Co |
-
1987
- 1987-11-06 JP JP62281462A patent/JPH01123465A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6357755B2 (ja) * | 1982-11-26 | 1988-11-14 | Tokyo Shibaura Electric Co |
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