JPH0321101B2 - - Google Patents

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JPH0321101B2
JPH0321101B2 JP59209947A JP20994784A JPH0321101B2 JP H0321101 B2 JPH0321101 B2 JP H0321101B2 JP 59209947 A JP59209947 A JP 59209947A JP 20994784 A JP20994784 A JP 20994784A JP H0321101 B2 JPH0321101 B2 JP H0321101B2
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Marinusu Kuratsusen Furankoisu
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Original Assignee
Koninklijke Philips Electronics NV
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Publication date
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Publication of JPH0321101B2 publication Critical patent/JPH0321101B2/ja
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    • H—ELECTRICITY
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

【発明の詳細な説明】 本発明は、複数個の回路素子が存在する主表面
を有する半導体本体を具える集積回路であつて、
前記の半導体本体は前記の主表面付近に第１導電
型の第１基板領域と第２導電型の第２基板領域と
を有しており、第１基板領域は少くとも第１電界
効果トランジスタの第２導電型のソースおよびド
レイン領域を具え、これらソースおよびドレイン
領域間には第１チヤネル領域が延在し、この第１
チヤネル領域は前記の主表面で絶縁層により被覆
され、この絶縁層上には半導体材料を有する第１
ゲート電極が存在し、前記の第２基板領域は少く
とも第２電界効果トランジスタの第１導電型のソ
ースおよびドレイン領域を具え、これらソースお
よびドレイン領域間には第２チヤネル領域が延在
し、この第２チヤネル領域は前記の主表面で絶縁
層により被覆され、この絶縁層上には半導体材料
を有する第２ゲート電極が存在し、前記の第１ゲ
ート電極の半導体材料と前記の第２ゲート電極の
半導体材料とは互いに反対の導電型とした集積回
路に関するものである。
このような集積回路は米国特許第3673471号明
細書に記載されており既知である。この既知の集
積回路においては、第１および第２ゲート電極の
導電型はそれぞれ第１電界効果トランジスタのソ
ースおよびドレイン領域の導電型および第２電界
効果トランジスタのソースおよびドレイン領域の
導電型に等しい。更に前記の米国特許第3673471
号明細書から、非晶質半導体材料より成る絶縁ゲ
ートを有する電界効果トランジスタのしきい値電
圧は非晶質半導体材料の導電型およびドーピング
濃度に依存するということが知られている。
米国特許第3673471号明細書で提案されている
技術は早期の珪素ゲート技術に関するものであ
る。この時代ではソースおよびドレイン領域の形
成と同時にゲート電極にドーピングを行なうのが
通常であつた。後年、後にイオン注入技術の導入
後には、ゲート電極にドーピングを行なう上述し
た方法は、非晶質或いは多結晶の半導体層に堆積
中或いは堆積直後或いはその双方で高ドーピング
濃度のｎ型ドーピングを行なう方法に完全に取つ
て代えられた。CMOS回路を製造する場合、こ
のｎ型半導体層は一般に双方の種類の電界効果ト
ランジスタに対し用いられ、これら電界効果トラ
ンジスタのしきい値電圧はチヤネル領域内に適当
なバーパントを正確に注入することにより所望値
に調整されている。この変更した形態では、珪素
ゲート技術はこれまで、絶縁ゲート電界効果トラ
ンジスタを有する集積回路を製造する方法の本質
的な部分を成していた。
相補型の絶縁ゲート電界効果トランジスタを有
する集積回路においては、回路技術の理由でｎチ
ヤネルおよびｐチヤネルトランジスタのしきい値
電圧の絶対値は一般にほぼ等しく選択されている
ことに注意する必要がある。これらしきい値電圧
は特に関連の基板領域中のドーピング濃度や、関
連のゲート誘電体を構成する絶縁層の品質、組成
および厚さや、基板領域の半導体材料と関連のゲ
ート電極を形成する材料との仕事関数の相違や、
チヤネル領域中の前述した注入のドーピング濃度
に依存する。前述した注入処理には重要な利点が
ある。すなわち、相互コンダクタンス、（寄生）
キヤパシタンスの値およびゲート電極における直
列抵抗値への影響のような他の依存性やその他の
技術的可能性の為に他のパラメータの各々を最適
に選択でき、従つて注入処理のドーピング濃度を
トランジスタのしきい値電圧が絶対値で互いにほ
ぼ等しい所望値になるように選択しうるという自
由度が得られる。
一方、集積回路に用いられている電界効果トラ
ンジスタの寸法は年々小さくなつている。極めて
小型の電界効果トランジスタにおいては特定な効
果が得られることを確かめた。すなわち、チヤネ
ル長が短い、例えば3μmよりも短い電界効果トラ
ンジスタにおいては、しきい値電圧はこのチヤネ
ル長にも依存する。ここに“チヤネル長”とは一
般にチヤネル領域におけるソースおよびドレイン
領域間の距離を意味するものとする。珪素ゲート
技術では、このチヤネル長はゲート電極の半導体
細条の幅から直接導き出される。
使用する電界効果トランジスタ構造の寸法を再
に減少させる場合には、いわゆる短チヤネル効果
を考慮しうる。この場合、しきい値電圧を調整す
る注入のドーピングドーズを用いることにより、
チヤネル長の一層の減少に関連するしきい値電圧
の不所望な減少を完全に或いは部分的に相殺する
ことができる。
しかし、短チヤネル効果には、トランジスタの
しきい値電圧が製造処理中のわずかな変動、特に
ゲート電極を構成する半導体細条の幅のわずかな
変化に感応するという特に不利な欠点がある。
本発明の目的は、比較的短いチヤネルを有する
トランジスタを具えることがてき、比較的高い歩
留りで製造しうる相補型絶縁ゲート電界効果トラ
ンジスタを具える新規な集積回路を提供せんとす
るにある。本発明の他の目的は、トランジスタ構
造を適切なものとすることにより上述した集積回
路における短チヤネル効果に対するしきい値電圧
の感応性を減少させ、製造中のしきい値電圧の広
がりを小さくしうるようにすることにある。
本発明は特に、トランジスタのチヤネル領域中
のドーパントの量を適切なものにすることにより
目的とする改善が達成しうるという事実の認識を
基に成したものである。
本発明は、複数個の回路素子が存在する主表面
を有する半導体本体を具える集積回路であつて、
前記の半導体本体は前記の主表面付近に第１導電
型の第１基板領域と第２導電型の第２基板領域と
を有しており、第１基板領域は少くとも第１電界
効果トランジスタの第２導電型のソースおよびド
レイン領域を具え、これらソースおよびドレイン
領域間には第１チヤネル領域が延在し、この第１
チヤネル領域は前記の主表面で絶縁層により被覆
され、この絶縁層上には半導体材料を有する第１
ゲート電極が存在し、前記の第２基板領域は少く
とも第２電界効果トランジスタの第１導電型のソ
ースおよびドレイン領域を具え、これらソースお
よびドレイン領域間には第２チヤネル領域が延在
し、この第２チヤネル領域は前記の主表面で絶縁
層により被覆され、この絶縁層上には半導体材料
を有する第２ゲート電極が存在し、前記の第１ゲ
ート電極に半導体材料と前記の第２ゲート電極の
半導体材料とは互いに反対の導電型とした集積回
路において、ソースおよびドレイン領域間の第１
および第２チヤネル領域の双方で、絶縁層に隣接
する表面層がこれらソースおよびドレイン領域と
連結しており、これらの表面層の各々は、これに
隣接するソースおよびドレイン領域と同じ導電型
をしており、第１および第２電界効果トランジス
タの双方はノーマル・オフ−デイプリーシヨン型
であり、表面層の各々における単位表面積当りの
ドーパントの量は、この表面層に隣接するチヤネ
ル領域の部分であつて関連の電界効果トランジス
タのしきい値電圧に等しい電圧がこの電界効果ト
ランジスタのソースおよびドレイン領域に対して
関連のゲート電極に印加された場合に空乏化され
る部分における単位表面積当りの電荷の量に少く
とも等しくしたことを特徴とする。
驚いたことに、これまで一般に行なわれていた
ように、双方の型の電界効果トランジスタのゲー
ト電極に、同じように多量にドーピングした半導
体層を用いた場合に固有の利点を放棄し、互いに
反対導電型のゲート電極を有する従来の構造にお
いて双方の型の電界効果トランジスタの代りに、
チヤネル領域内に適合したドーピングを行なつた
ノーマル・オフ−デイプリーシヨントランジスタ
を用いると、約０〜1Vの所望の範囲で絶対値が
ほぼ等しく、更に短チヤネル効果に比較的感応し
ないしきい値電圧を有する相補型電界効果トラン
ジスタを得ることができるということを確めた。
更に、トランジスタのチヤネル領域の表面層中の
ドーパントの量は比較的狭い範囲内で選択するの
が望ましいことを確かめた。上述した範囲の下限
値はこのドーパントに対し比較的高くするも、こ
のドーパントに対する上限値は、トランジスタを
ノーマル・オフ−デイプリーシヨン型とする必要
がありまたしきい値電圧を所望値にする必要があ
るという事実により決まる。極めて小さなしきい
値電圧を有するノーマル・オフ−デイプリーシヨ
ントランジスタは実現しうるも、しきい値電圧は
殆んどの場合実際的な理由で約0.5Vよりも小さ
くならない。
ノーマル・オフ−デイプリーシヨン型の絶縁ゲ
ート電界効果トラジスタ自体は例えば“I.E.E.E.
Transactions on Electron Devices”，Vol，ED
−28，NO.9，Septenber1981の第1025〜1030頁
に記載されており既知である。しかし、双方の型
のトランジスタを、適合した比較的多量のドーパ
ントをチヤネル領域の表面層中に有するノーマ
ル・オフ−デイプリーシヨントランジスタと置き
換えることにより、電界効果トランジスタを有す
る改善した回路が得られるということはこの文献
およびその他の文献から導き出されるものではな
い。
第１および第２電界効果トランジスタの各々は
殆んど3μmよりみ長くなく、好ましくは1μmより
も短く或いは1μmに等しい比較的短いチヤネル長
を有する。チヤネル長を短くすると特に通常の集
積回路ではチヤネル長の広がりに対するしきい値
電圧の感応性が高まり、これによりこれらの回路
の製造歩留りが悪影響を受ける。
本発明による集積回路において、比較的短いチ
ヤネル長を有する第１電界効果トランジスタのそ
ばに比較的長いチヤネル長を有する第１電界効果
トランジスタを配置する場合には、すべての第１
電界効果トランジスタのしきい値電圧はほぼ互い
に等しくなり、この目的の為に追加の製造処理を
必要としない。互いに異なるチヤネル長の第２電
界効果トランジスタを用いる場合にも同じ利点が
得られる。
本発明の集積回路の好適な実施例では、第１お
よび第２電界効果トランジスタの双方におて、チ
ヤネル幅対チヤネル長の比を少くとも２とする。
短チヤネル効果がしきい値電圧の広がりに及ぼす
影響を減少せしめうる為、幅狭チヤネル効果によ
つて生じるしきい値電圧の広がりが優勢となる。
幅対長さの比を上述した値にすることによりしき
い値電圧の広がりが生じるおそれが実際上無くな
る。
また、第１および第２電界効果トランジスタの
双方において、ゲート電極の半導体材料の導電型
をその下方のチヤネル領域の表面層の導電型に対
し反対にするのが好ましい。このようにすると、
表面層中のドーパントの最大許容量とこのドーパ
ントに対する前述した下限値との差は比較的大き
くなり、電界効果トランジスタの所望のノーマ
ル・オフ特性が悪影響を受けにくくなる。
他の好適な実施例では、第１および第２ゲート
電極を互いに直接接続し、第１ゲート電極の半導
体材料を第２ゲート電極の半導体材料に隣接させ
て半導体接合を形成し、この半導体接合を導電接
続部により分路する。第１および第２ゲート電極
間の界面に形成された半導体接合はトランジスタ
のゲート特性に悪影響を及ぼさないということを
確かめた。しかし他の場合には、この半導体接合
のいかなる整流効果をも抑圧するために導電性の
分路を設けるのが有利である。
第１および第２ゲート電極の各々には、ゲート
電極の半導体材料によりゲート電極の下に位置す
る絶縁層から分離された珪化物上部層を設けるの
が有利である。また第１および第２ゲート電極は
その厚さの多くとも半分に亘つて珪化物を以つて
構成するのが好ましい。
珪化物上部層はゲート電極と他の半導体細条と
の直列抵抗値を減少させ、この上部層は更にその
中に存在するいかなる半導体接合をも導電的に分
路する。互いに反対導電型の２つのゲート電極お
よびしきい値電圧に対するその影響はそのまま維
持される。
本発明による集積回路の他の重要な好適例で
は、第１および第２電界効果トランジスタで、チ
ヤネル領域内に形成された表面層および基板領域
間のpn接合が、ソースおよびドレイン領域とこ
れら領域に隣接する基板領域間に形成され最も浅
い位置のpn接合の深さの少くとも半分に等しい
半導体表面下の深さに位置しているようにする。
本発明による集積回路の実際例では、ｐチヤネル
およびｎチヤネルトランジスタのソーおよびドレ
イン領域のpn接合を半導体本体中の同じ深さの
位置に位置させることができる。この場合、チヤ
ネル領域のpn接合はこの深さの少くとも半分の
位置に位置させるのが好ましい。他の場合には、
ｎチヤネルトランジスタのソースおよびドレイン
領域はｐチヤネルトランジスタのソースおよびド
レイン領域よりも薄肉とし、ｎ型のソースおよび
ドレイン領域のpn接合が最も浅い位置に位置す
るpn接合となるようにする。この場合、ｎチヤ
ネルおよびｐチヤネルトランジスタの双方におい
て、表面層のpn接合はｎ型のソースおよびドレ
イン領域の深さの少くとも半分に等しい深さに位
置するようにするのが好ましい。
表面層を制限するpn接合の深さを上述したよ
うにすることにより、トランジスタのドレイン区
域からソース区域へのパンチスルー電圧に好影響
を及ぼす。特にpn接合を比較的浅い深さ位置に
位置させた表面層の場合、パンチスルー電圧は比
較的小さくなるということを確かめた。
図面につき本発明を説明する。
図面は線図的なものであり、実際のものに正比
例させて描いているものではなく、明瞭とする為
に必要に応じある方向の寸法を他の方向の寸法に
比べ著しく誇張した。また各図間で対応する部分
には一般に同じ符号を付した。第１２図では金属
層の輪郭を破線で示してある。
本発明の一実施例の集積回路は、第１２図にそ
の一部を示すように、主表面３１（第１１図）に
複数の回路素子１９Ａ，２０，２１および１９
Ｂ，２２，２３が存在する半導体本体３０を具え
ており、この半導体本体３０は主表面３１の付近
に第１導電型の第１基板領域１２および第２導電
型の第２基板領域１６を有しており、第１基板領
域１２は少くとも第１電界効果トランジスタ１９
Ａ，２０，２１の第２導電型のソース領域２０お
よびドレイン領域２１を具え、これらソースおよ
びドレイン領域２０および２１間には第１チヤネ
ル領域３２が延在し、この第１チヤネル領域は主
表面で絶縁層３３によつて被覆され、この絶縁層
３３上には半導体材料を有する第１ゲート電極１
９Ａが存在しており、第２基板領域１６は少くと
も第２電界効果トランジスタ１９Ｂ，２２，２３
の第１導電型のソース領域２２およびドイン領域
２３を具え、これらソースおよびドレイン領域２
２および２３間には第２チヤネル領域３４が延在
し、このチヤネル領域３４は主表面３１で絶縁層
３５で被覆され、この絶縁層３５上には半導体材
料を有する第２ゲート電極１９Ｂが存在し、第１
ゲート電極１９Ａの半導体材料と第２ゲート電極
１９Ｂの半導体材料とは互いに反対の導電型とな
つている。
本発明によれば、ソースおよびドレイン領域２
０および２１間の第１チヤネル領域３２と、ソー
スおよびドレイン領域２２および２３間の第２チ
ヤネル領域３４との双方において、絶縁層３３お
よび３５にそれぞれ隣接する表面層３６および３
７がそれぞれこれらの領域２０，２１および２
２，２３と連結している。表面層３６はこれによ
り連結するソースおよびドレイン領域２０および
２１と同じ導電型を有しており、表面層３７はこ
れにより連結するソースおよびドレイン領域２２
および２３と同じ導電型を有している。第１およ
び第２電界効果トランジスタ１９Ａ，２０，２１
および１９Ｂ，２２，２３は双方共ノーマル・オ
フ−デイプリーシヨン型とし、更に表面層３６お
よび３７の各々において、半導体表面の単位表面
積当りのドーパントの量は、表面層３６および３
７にそれぞれ隣接するチヤネル領域３２および３
４の部分であつて、関連の電界効果トランジスタ
の１９Ａ，２０，２１および１９Ｂ，２２，２３
のしきい値電圧に等しい電圧がそれぞれ電界効果
トランジスタ１９Ａ，２０，２１および１９Ｂ，
２２，２３のソースおよびドレイン領域２０，２
１および２２，２３に対して関連のゲート電極１
９Ａおよび１９Ｂに印加される場合に空乏化され
る部分における単位表面積当りの電荷の量に少く
とも等しくする。
この集積回路を製造する場合、出発材料は、
〈110〉の方位の表面を有するようにするのが好ま
しく、例えば約10〜25Ω−cmの固有抵抗を有する
珪素ウエフア１とすることができる。このウエフ
アの表面には燐イオンの注入（エネルギー：
30KeV，ドーズ量：2.10イオン／cm2）により、
0.1μmよりも薄肉のｎ型層２（第１図参照）を設
ける。その表面には約30nmの薄肉酸化珪素層３
を設ける。この層３上にはホトラツカー層４を設
け、この層４には露光および現象処理により窓５
を形成する（第２図参照）。次に、150Kevのエネ
ルギーおよび約3.1014イオン／cm2のドーズ量での
硼素イオン衝撃を表面に行なう。硼素イオンは酸
化物層３を通つて浸入するもホトラツカー層４に
よつては停止させられる。これによりｐ型層６
（第３図参照）が得られる。このｐ型層６は層２
のｎ型ドーパントの存在により少くとも部分的に
表面で補償される。
次にエツチングにより酸化物層３および層２を
窓５内で除去し（第４図参照）、その後にホトラ
ツカー層（マスク）４を除去する。次に一般に知
られている方法を用いることにより、7.5μmの厚
さの珪素層７を表面上にエピタキシヤル成長させ
る。この成長中この層７には約1.1016燐原子／cm3
の濃度でドーピングを行なう。この層７には熱酸
化により約50nmの厚さの酸化珪素層８を設ける
（第５図参照）。
次に、例えば60Kevのエネルギーおよび５・
1012イオン／cm2のドーズ量で硼素イオン注入を領
域１６内に行なう。この場合マスクとしてホトラ
ツカー層を用いることができる。
次に（第６図参照）、1200℃での加熱処理を窒
素中で５時間行なう。この加熱処理中ドーパント
が埋込み層２および６からエピタキシアル層７中
に且つ基板１中に拡散し、ｎ型領域１２およびｐ
型領域１６が得られる。これらの領域１２および
１６のドーピング濃度はこれらの領域の厚さの少
くとも大部分に亘つて表面の方向に減少する。領
域１２においては実際的にｎ型エピタキシアル層
の元のドーピング濃度を有する薄肉層３８が表面
に残される。以下の図においては図面を簡単とす
る為にこの層３８は最早や図示しない。領域１６
においては、エピタキシアル層の表面隣接部分は
この領域で行なわれた硼素イオン注入により過剰
にドーピングされている為、ｐ型領域１６間は半
導体表面まで延在する。領域１２および１６間の
pn接合９は表面に対しほぼ直角である。その理
由は、同じ拡散温度での硼素および燐の拡散係数
はほぼ同じであり、埋込み層２および６のドーピ
ング濃度もほぼ等しい為である。従つて、層２お
よび６からの横方向拡散は互いにほぼ完全に補償
される。参考の為に、埋込み層６のみが存在した
とした場合に得られるであろうpn接合の形状を
第６図に破線９′で示してある。
本例では、相補型の絶縁ゲート電界効果トラン
ジスタを領域１２および１６内に形成するもので
あり、これら領域１２および１６の各々はこれら
２種類のトランジスタの一方に対する基板領域と
して作用させる。
この目的の為に、通常の技術を用いて約150nm
の厚さの窒化珪素層１１を酸化物層８上に堆積さ
せる（第７図参照）。
次に、例えば70KeVのエネルギーおよび１・
1012イオン／cm2のドーズ量での燐イオン注入によ
りｎ導電型のチヤネルストツパ領域３９を形成す
る。この場合、層８および１１より成るパターン
がイオン注入マスクとして作用する。次に、窓５
を形成したのと同じマスクを用いてホトラツカー
層１３を設ける。次にホトラツカー層１３および
窒化物−酸化物層８，１１をマスクとして用い
て、５・1013イオン／cm2のドーズ量および16KeV
のエネルギーで硼素イオン１５を注入し（第７図
参照）、ｐ型ドーピング濃度が増大したチヤネル
ストツパ領域１４を形成する。この硼素イオン注
入は前の燐イオン注入よりも過剰にドーピングす
る。
次にホトラツカー層１３を除去し、熱酸化を
1000℃で２時間行ない、これにより厚さが約
0.6μmで部分的に埋設された酸化物パターン１７
を窒化物層１１で被覆されていない表面の部分上
に得る（第８図参照）。
次に層１１および８をエツチングにより除去
し、その後熱酸化により厚さが50nmのゲート酸
化物層１８を形成する（第９図参照）。
次に、ｐチヤネルトランジスタに対する活性領
域を被覆しないパターンに応じたホトラツカー層
を半導体本体上に形成する。このパターンは、
30KeVのエネルギーで約６・1011イオン／cm2のド
ーズ量を得る硼素イオン注入中マスクとして作用
する。このイオン注入は表面層３６を形成する作
用をする。次にこのホトラツカー層をｎチヤネル
トランジスタに対する活性領域を被覆しないパタ
ーンに応じた新たなホトラツカー層で置き換え
る。このパターンは、30KeVのエネルギーで約
６・1011イオン／cm2のドーズ量を得る燐イオン注
入中マスクとして作用する。このイオン注入はｎ
型表面層３７を形成する作用をする。次に、気相
から約0.5μmの厚さの多結晶珪素層１９を全表面
上に堆積する。この層１９上には非臨界的なマス
ク、例えばホトラツカー層を設け、これによりゲ
ート電極１９Ｂを形成すべき層１９の部分を被覆
する。最終的なゲート電極１９Ａおよび導体細条
１９Ｃを有する層１９の残りの部分は高ドナー濃
度での注入によりｎ型にドーピングする。次にこ
の注入マスク（図示せず）を除去し、その代り前
に被覆した層１９の部分を被覆せず既にドーピン
グした層１９の部分を被覆する注入マスクを設け
る。次に層１９の露出部分を高アクセプタ濃度で
の注入によりｐ型にドーピングする。多結晶珪素
層１９に薄肉の酸化物層（図示せず）を設けた
後、この酸化物層と多結晶珪素層１９とを共にエ
ツチングにより通常のようにパターン化する。
通常のように、ゲート電極層１９および酸化物
パターン１７をマスクとして用いてｎチヤネルト
ランジスタのソース領域２２およびドレイン領域
２３を砒素イオンの注入により形成し、ｐチヤネ
ルトランジスタのソース領域２０およびドレイン
領域２１を硼素イオンの注入により形成する（第
１０図参照）。この場合、砒素イオン注入はゲー
ト電極１９Ｂ中に存在するアクセプタ濃度よりも
過剰にドーピングしないようにする。更に、この
場合、それぞれのイオンを当ててはならない半導
体本体の表面部分はその都度非臨界的なマスク、
例えばホトラツカーマスクにより通常のようにし
て被覆する。ｎ型のソースおよびドレイン領域の
シート抵抗値は例えば約30Ω／口とし、ｐ型のソ
ースおよびドレイン領域のシート抵抗値は例えば
約50Ω／口とする。上述したイオン注入処理に続
いて約950℃で約20分間の熱処理を行なうことが
できる。
最後に、アセンブリに熱分解酸化珪素（SiO2）
の層２７を被覆し、この層にエツチングにより接
点窓を形成する（第１１図参照）。例えばアルミ
ニウムを用いた金属化およびエツチングにより金
属層２４，２５および２６を得、これら金属層を
接点窓内で領域２０〜２３およびゲート電極１９
に接触させる。第１２図の平面図では、これらの
接点窓内に対角線を描いた。
このようにして得られた相補形のMOSトラン
ジスタは表面に対し直角な方向でエピタキシアル
層を横切るpn接合９により互いに分離されてい
る。
ｐ型基板の代りにｎ型基板を用いることもでき
る。この場合ｎチヤネルトランジスタはｎ型材料
により完全に囲まれた島状領域１６内に位置す
る。
前述した実施例では、まず最初に層２を全表面
に亘つて設け、次に層６を表面の一部中に形成
し、その後層２によつて占められた領域６の表面
層をエツチングにより除去することにより埋込み
層２および６を得た。このようにせずに、層２お
よび６を局部拡散或いはイオン注入により直接隣
接させて並べるか或いは互いに一部重複するよう
に配置することもできる。例えば、まず最初、燐
をドーピングすべき表面の部分を被覆しない耐酸
化マスクを基板１の表面上に形成することができ
る。このマスクを用いる局部的に行なう燐の注入
後、酸化処理を行なう。これにより形成された酸
化物層は前記の耐酸化マスクの除去後、硼素の注
入に際してのマスクとして作用する。この硼素注
入はこの場合40KeVのエネルギーで行なうこと
ができる。注入マスクとして作用した酸化物層の
除去後エピタキシアル層を成長せしめることがで
きる。更に、層２および６はわずかな相対距離で
配置することができる。この場合この距離は、拡
散中拡散領域１２および１６が互いに隣接する程
度にわずかとするのが好ましい。
半導体ウエフアの裏面上に金属層２８を設け
（第１１図参照）、ソース領域２０における接点窓
２９内の凹所を経て領域１２を領域２０と短絡さ
せることにより（第１２図参照）双方の電界効果
トランジスタの基板領域１２および１６に接点を
形成することに注意する必要がある。この場合の
ように比較的高オーム抵抗の基板の場合、領域１
２と同様に上側表面で領域１６に接点を形成する
のも有利である。
上述したCMOS構造およびこれに関連する製
造方法、特に前述した基板領域１２および１６の
構成は好適な実施例に関するものであることに注
意する必要がある。本発明の範囲内では、チヤネ
ル領域３２および３４が位置する基板領域１２お
よび１６の表面隣接部分におけるドーピングはエ
ピタキシアル層７の厚さおよび埋込み層２および
６のドーピングの偶然の変化に依存しないという
ことが重要である。基板領域１２においては、表
面付近のドーピング濃度は成長されたエピタキシ
アル層７（実際にはこの層に薄肉層３８が残つて
いる）のドーピング濃度によつて決まる。基板領
域１６においては、チヤネル領域３４内のドーピ
ング濃度は、エピタキシアル層が成長された後に
この領域で行なわれた前述した硼素注入によつて
決まる。このようにドーピング濃度が正確に決定
されることによりトランジスタの表面層３６およ
び３７に対するドーパントの所望量の決定および
導入が容易となる。
しかし、相補型の絶縁ゲート電界効果トランジ
スタを有する集積回路に対する既知の他の構造お
よび方法から出発することもできる。例えば、ｎ
型基板中にｐ型ウエル（well）を有するか或いは
ｐ型基板中にｎ型ウエルを有する構造、または前
述したのとは異なる方法によつて製造した共通基
板内或いはこの共通基板上にｐ型ウエルおよびｎ
型ウエルを有する構造を用いることができる。こ
れらの構造或いはその他の構造から出発すると、
本発明による装置を得るのには主として、正しい
導電型で適切なドーピング濃度のゲート電極を設
け、２種類の電界効果トランジスタのチヤネル領
域内に適当な表面層を形成する必要がある。
第１３図は第１１図の断面図の一部を拡大して
示すものである。この第１３図も線図的なもので
あり各部の寸法は実際のものに正比例するもので
はない。表面層３６および３７をチヤネル領域３
２および３４内に設けると、pn接合４０および
４１が形成される。これらのpn接合４０および
４１は、表面層３６に隣接するソースおよびドレ
イン領域２０および２１を関連の基板領域１２か
ら分離するpn接合４２および表面層３７に隣接
するソースおよびドレイン領域２２および２３を
関連の基板領域１６から分離するpn接合４３と
それぞれ連結させる。これらのpn接合４０，４
２および４１，４３は空乏領域にあり、基板領域
１２および１６における空乏領域の境界をそれぞ
れ×印のライン４４および４５により第１３図に
線図的に示す。空乏領域のこれらの境界４４およ
び４５は、関連のトランジスタのしきい値電圧に
等しい電圧をソースおよびドレイン領域２０，２
１および２２，２３に対してゲート電極１９Ａお
よび１９Ｂにそれぞれ印加した場合に対して示し
たものである。ｎチヤネルトランジスタの場合、
ソースおよびドレイン領域２０および２１と基板
領域１２とを例えばOVの電圧にした際のこのし
きい値電圧は例えば約＋0.8〜＋0.9Vである。ｐ
チヤネルトランジスタのしきい値電圧は例えば約
−0.8〜−0.9Vである。ゲート電極１９Ｂにおけ
る電圧は例えば＋4.1〜＋4.2Vとし、ソースおよ
びドレイン領域２２，２３および基板領域１６に
おける電圧は約＋5Vとする。
本発明による集積回路においては、動作中ソー
ス領域と基板領域との間の電圧が零に等しくなら
ない電界効果トランジスタをも設けることができ
ることに注意する必要がある。このような電圧差
の為に、トランジスタが非導通状態から導通状態
に移る際にソース領域とゲート電極との間で測定
されるしきい値電圧は変更される。本発明によつ
て用いるべき表面層中のドーパントの最小量の値
を決定する為には、作動状態中の上述した実際の
しきい値電圧を考慮する。集積回路が、実際のし
きい値電圧が異なる同一種類の電界効果トランジ
スタを有する限り、チヤネル領域中の表面層のド
ーピングはいかなる速度でも、絶対値が最小のし
きい値を有するトランジスタにおいて少くとも前
述した最小量のドーパントが存在するように決定
するのが好ましい。
ｐチヤネルトランジスタ１９Ａ，２０，２１に
おいては、チヤネル領域３２中の空乏層のうちｎ
型基板領域１２中に存在する部分の厚さは約
0.25μmであるということを確かめた。従つて、
チヤネル領域３２においてはpn接合４０と境界
４４との間の距離は約0.25μmである。この場合
ドーピングは、pn接合４０と境界４４との双方
がエピタキシアル層７の残りの薄肉層３８内に位
置するように選択する。チヤネル領域３２内の空
乏層のうちpn接合４０と境界４４との間に存在
する部分における電荷は主表面３１の単位表面積
当り約0.25・10-4・１・1016原子／cm2＝2.5・1011
原子／cm2である。表面層３６を得る為の硼素注入
に対するドーズ量は約６・1011原子／cm2に決定し
た為、この表面層における正味のアクセプタ電荷
は約3.5・1011原子／cm2である。従つて、表面層
３６内のドーパントの量は本発明によればこのド
ーピングに対する前述した所定の下限値よりも、
１・1011原子／cm2だけ高くなる。更に、前記の燐
注入に対するエネルギーは、製造中に行なう熱処
理を考慮してチヤネル領域３２内のpn接合４０
が半導体表面下約0.25μmの位置に位置するよう
に選択する。
ｎチヤネルトランジスタ１９Ｂ，２２，２３も
上述したのと同様にして構成する。pn接合４１
は半導体表面下約0.25μmの位置に位置させ、基
板領域１６内に位置する空乏層の部分の厚さ
（pn接合４１と境界４５との間の距離）は約
0.25μmとする。エピタキシアル層の前述した残
りの薄肉層を過剰にドーピングする為に行なう硼
素注入のエネルギーおよびドーズ量は、半導体表
面下少くとも0.5μmの深さまで約１・1016アクセ
プタ原子／cm3の平均ドーピング濃度が期待しうる
ように選択する。表面層３７を得る為の燐注入に
対する６・1011原子／cm2の前述したドーズ量で、
この表面層における半導体表面の単位表面積当り
の正味のドナー電荷も前述した下限値よりも約
１・1011原子／cm2だけ高くなる。
ｐチヤネルトランジスタおよびｎチヤネルトラ
ンジスタの双方がデイプリーシヨン型である場合
には、ソースおよびドレイン領域とチヤネル領域
内に位置する表面層とは同じ導電型の連続領域を
形成する。この連続領域は反対導電型の基板領域
に隣接する。これら双方の種類のトランジスタは
ノーマル・オフトランジスタであり、作動状態で
関連の電界効果トランジスタのゲート電極および
ソース領域間に電圧差がないと、このトランジス
タの主電流通路を経て全く或いは殆んど電流が流
れない。この場合、ソースおよびドレイン領域間
の電圧差がパンチスルー電圧よりも小さければ、
ソースおよびドレイン領域間は導通接続されな
い。
表面層に対する注入ドーズ量を増大させると、
双方の種類の電界効果トランジスタにおいてしき
い値電圧の絶対値を減少せしめる。許容しうる最
大の注入ドーズ量はしきい値電圧が実際に値零に
減少するドーズ量に等しい。上述した実施例では
この最大ドーズ量は約8.5・1011原子／cm2である。
この関係でゲート電極１９Ａおよび１９Ｂの導電
型は関連の電界効果トランジスタのソースおよび
ドレイン領域２０，２１および２２，２３の導電
型とそれぞれ反対にするのが好ましい。この好適
な実施例では許容しうる最大ドーズ量と前述した
所定の最小ドーズ量との相違は最大となる。ゲー
ト電極がソースおよびドレイン領域と同じ導電型
を有する逆の場合には、双方の種類の電界効果ト
ランジスタのしきい値電圧はほぼ同じ絶対値を有
するも、注入ドーズ量を最小にすると、これらし
きい値電圧は比較的小さな値となり、トランジス
タのノーマル・オフ特性が阻害されるおそれもあ
る。
しきい値電圧は基板領域中のドーピング濃度に
よつても影響を受けるおそれがあり、またゲート
電極中のドーピング濃度によつてもわずかに影響
を受けるおそれがあるということに注意すべきで
ある。しかし、しきい値電圧を所望値に調整する
可能性は制限される。その理由は、しきい値電圧
を調整すると、寄生キヤパシタンスの値や、降服
電圧およびパンチスルー電圧の双方またはいずれ
か一方等のトランジスタの他の特性も変化する為
である。
電界効果トランジスタの表面層中のドーパント
を前述した所定量にすると、これら電界効果トラ
ンジスタのしきい値電圧は短チヤネル効果に比較
的感応しないということを確かめた。特に、チヤ
ネル長が短かい、例えば多くとも3μmの相補型電
界効果トランジスタを有する集積回路では、本発
明を用いることによりその製造が比較的高い歩留
りで容易となる。ゲート電極を構成する導電性の
半導体細条の幅にある広がりがあつても、しきい
値電圧に許容し得ない程度に大きな広がりを生ぜ
しめるというおそれが少なくなる。
実施例ではトランジスタ１９Ａ，２０，２１お
よび１９Ｂ，２２，２３のチヤネル長を約1μmと
する。
本発明による集積回路では、しきい値電圧はエ
ンハンスメント型の電界効果トランジスタを用い
た場合よりも絶縁層３３および３５の厚さに比較
的依存しないということを確かめた。トランジス
タの寸法を小さくする場合、ゲート絶縁層の厚さ
を一層自由に選択しうる。特に所望に応じ、同等
の寸法のエンハンスメントトランジスタの場合に
望ましいよりもわずかに厚肉のゲート絶縁層を用
いることができ、従つて製造歩留りを高めること
ができる。
更に本発明による集積回路においては、トラン
ジスタのソースおよびドレイン領域の浸入深さを
実際上しきい値電圧にかかわらず最適化すること
ができる。エンハンスメント型の通常の相補型の
電界効果トランジスタでは、短チヤネル効果の影
響はソースおよびドレイン領域の浸入深さが増大
すると増大する。従つて、トランジスタの寸法を
減少させると、ソースおよびドレイン領域の浸入
深さも一般に減少する。ソースおよびドレイン領
域が極めて浅いと、接点に関する問題がしばしば
生じ、更にこれらの領域における直列抵抗値があ
まりにも高くなるおそれがある。本発明を用いれ
ば、比較的大きな浸入深さのソースおよびドレイ
ン領域を用いることに対し何等問題が生じない。
上述した実施例では、ｎ型ソースおよびドレイン
領域２２および２３は例えば約0.4μmの浸入深さ
を有する。ｐ型ソースおよびドレイン領域２０お
よび２１の浸入深さは例えば約0.6μmである。
本発明による集積回路においては、表面層３６
および３７におけるドーピングドーズ量が変化し
ない限り、しきい値電圧は実際上これら表面層３
６および３７の厚さに依存しないということも重
要なことである。pn接合４０および４１は、ソ
ースおよびドレイン領域２２，２３とこれら領域
２２，２３に隣接する基板領域１６との間の、最
も浅い位置するpn接合４３の深さの半分に少く
とも等しい半導体表面下の深さ位置に位置させる
のが好ましい。実施例では、ソースおよびドレイ
ン領域２０，２１と隣接基板領域１２との間の
pn接合４２をpn接合４３よりも深い半導体表面
下の深さの位置に位置させる。pn接合４０およ
び４１に対する上述した深さは特にドレイン領域
２３および２１からソース領域２２および２０へ
のそれぞれのパンチスルー電圧と関連して好まし
いものであるということを確かめた。pn接合４
０および４１を前述した深さよりも浅い位置に設
ける場合には、パンチスルーが一層低い電圧で既
に生じる。
本発明による集積回路の重要な好適例では、第
１および第２電界効果トランジスタのチヤネル幅
およびチヤネル長間の比は少くとも２とする。本
発明によれば、短チヤネル効果に対する感度の減
少を完全に利用しうるようにする為に比較的幅狭
なチヤネルは無くすのが好ましい。既知のよう
に、幅狭チヤネルを用いると、トランジスタのし
きい値電圧はチヤネル幅にも依存するおそれがあ
る。本発明により、特に比較的小さなチヤネル幅
を有するトランジスタにおいてこのチヤネル幅を
あまりにも狭く選択せずに少くともチヤネル長の
２倍に選択することによりしきい値電圧の広がり
を減少させるか或いは無くすことができる。実施
例では第１２図に矢印Ｗで示すチヤネル幅をｎチ
ヤネルトランジスタにおいて約2μm、ｐチヤネル
トランジスタにおいて約4μmとする。
実施例では、ゲート電極１９Ａおよび１９Ｂを
互いに分離されているように示してあり、これら
の各々には電気接続体が設けられている。多くの
集積回路では、ｐチヤネルトランジスタのゲート
電極およびｎチヤネルトランジスタのゲート電極
は互いに直接接続され、これらは連続する半導体
細条を以つて構成される。第１２図ではこのよう
な直接接続を一点鎖線で示す半導体接続細条１９
Ｄで線図的に表わしている。ゲート電極１９Ａお
よび１９Ｂは互いに反対の導電型である為、接続
細条１９Ｄ内には４６で示すpn接合が存在する。
多くの場合、殆んど両側で多量にドーピングされ
ているこのpn接合４６は電界効果トランジスタ
のゲート特性に全く或いは殆んど悪影響を及ぼさ
ない。しかし、このpn接合４６が望ましくない
場合には、このpn接合を短絡することができる。
この短絡は例えば、ゲート電極１９Ｂ上でpn接
合４６の付近に位置する接点窓を拡大し、この接
点窓がpn接合４６を越えて延在するようにする
ことにより行なうことができる。
本発明によれば他の既知の方法でゲート電極の
半導体細条に珪化物層を設けるのが好ましい。適
切な珪化物は例えば珪化タングステンや珪化モリ
ブデンである。珪化物層は、多結晶或いは非晶質
の半導体層１９上に適切な金属の層を堆積し、そ
の後に加熱することにより形成しうる。また所望
の珪化物の層はスパツタリングにより半導体層１
９上に堆積することもできる。ゲート電極１９Ａ
および１９Ｂの珪化物層は第１３図に４７で示
す。上部の珪物層４７はゲート電極１９Ａおよび
１９Ｂの半導体材料によりその下側のゲート誘電
体３３および３５からそれぞれ分離されている。
上部珪化物層４７が設けられているゲート電極１
９Ａ，１９Ｂおよび半導体細条１９Ｃ，１９Ｄの
直列抵抗値は比較的低く、しかも半導体細条１９
Ｄ中に存在するいかなるpn接合４６を珪化物に
より導電的に分路され、従つてpn接合４６は短
絡される。ゲート電極はそれらの厚さの多くとも
半分に亘つて珪化物を以つて構成するのが好まし
い。
或いはまた、上部珪化物層或いはこの上部珪化
物層を形成する為に設けた金属層はマスクを用い
例えば選択腐食によりゲート電極から除去し、フ
イールド酸化物上に延在する他の半導体細条のみ
が存在するか或いはこれらに珪化物層が設けられ
ているようにすることができる。これらの他の半
導体細条もこれらの厚さの全体に亘つて珪化物を
以つて構成しうる。
本発明は上述した実施例のみに限定されず、幾
多の変更を加えうること勿論である。例えば、ゲ
ルマニウム或いはA〓−B〓化合物（例えばGaAs）
のような珪素以外の半導体材料を用いたり、絶縁
層およびマスク層の双方またはいずれか一方を他
の材料とすることができる。半導体本体中に少く
とも部分的に埋設した酸化物パターン１７を用い
ることは多くの場合望ましいも必ずしも必要なこ
とではない。また前述したドナーおよびアクセプ
タ原子の代りに他のドナーおよびアクセプタ原子
を用い、その濃度および拡散係数を互いに適合さ
せ、場合に応じ注入エネルギー、加熱処理の時間
および温度のいずれか或いは適当な組合せを所望
の結果が得られるように適合させることができ
る。埋込み層２および６はイオン注入以外にドー
ピング法、例えば気相からの拡散或いはドーピン
グされた酸化物またはガラス層からの拡散により
得ることもできる。
また前述した集積回路においては、複数個の第
１電界効果トランジスタと複数個の第２電界効果
トランジスタとを存在させることもできること勿
論である。また比較的短かいチヤネル長を有する
電界効果トランジスタ以外に比較的長いチヤネル
長を有する電界効果トランジスタを用いることも
できる。この場合、ノーマル・オフ−デイプリー
シヨン型のこれら異なる電界効果トランジスタの
しきい値電圧は実際上、製造に際し追加の処理を
必要とせずに互いに等しくなる。
本発明による集積回路には図示のノーマル・オ
フ−デイプリーシヨントランジスタ以外の回路素
子を設け、これら回路素子は同じ半導体本体上お
よび半導体本体内或いはいずれか一方に集積化す
るようにすることができる。他の回路素子は例え
ば抵抗或いはダイオード或いはエンハンスメント
またはデイプリーシヨン型の電界効果トランジス
タ或いはバイポーラトランジスタとすることがで
きる。
【図面の簡単な説明】
第１〜１１図は、本発明による半導体装置を
種々の製造工程で示す断面図、第１２図は、第１
１図に−線上の断面図を示してあるこの
半導体装置の部分を示す平面図、第１３図は、第
１１図の断面図の一部を拡大して示す断面図であ
る。 １……珪素ウエフア、２……ｎ型層、３……酸
化珪素層、４，１３……ホトラツカー層、５…
窓、６……ｐ型層、７……珪素層、８……酸化珪
素層、９……pn接合、１１……窒化珪素層、１
２……第１基板領域、１４……ｐ導電型チヤネル
ストツパ領域、１５……硼素イオン、１６……第
２基板領域、１７……酸化物パターン、１８……
ゲート酸化物層、１９Ａ，１９Ｂ……ゲート電
極、１９Ｃ……導体細条、１９Ｄ……半導体接続
細条、２０，２２……ソース領域、２１，２３…
…ドレイン領域、２４，２５，２６……金属層、
２７……熱分解SiO2層、２８……金属層、２９
……接点窓、３２，３４……チヤネル領域、３
３，３５……絶縁層、３６，３７……表面層、３
８……薄肉層、３９……ｎ導電型チヤネルストツ
パ領域、４０，４１，４６……pn接合、４７…
…珪化物層。

Claims (1)

  1. 【特許請求の範囲】 １ 複数個の回路素子が存在する主表面を有する
    半導体本体を具える集積回路であつて、前記の半
    導体本体は前記の主表面付近に第１導電型の第１
    基板領域と第２導電型の第２基板領域とを有して
    おり、第１基板領域は少くとも第１電界効果トラ
    ンジスタの第２導電型のソースおよびドレイン領
    域を具え、これらソースおよびドレイン領域間に
    は第１チヤネル領域が延在し、この第１チヤネル
    領域は前記の主表面で絶縁層により被覆され、こ
    の絶縁層上には半導体材料を有する第１ゲート電
    極が存在し、前記の第２基板領域は少くとも第２
    電界効果トランジスタの第１導電型のソースおよ
    びドレイン領域を具え、これらソースおよびドレ
    イン領域間には第２チヤネル領域が延在し、この
    第２チヤネル領域は前記の主表面で絶縁層により
    被覆され、この絶縁層上には半導体材料を有する
    第２ゲート電極が存在し、前記の第１ゲート電極
    に半導体材料と前記の第２ゲート電極の半導体材
    料とは互いに反対の導電型とした集積回路におい
    て、ソースおよびドレイン領域間の第１および第
    ２チヤネル領域の双方で、絶縁層に隣接する表面
    層がこれらソースおよびドレイン領域と連結して
    おり、これらの表面層の各々は、これに隣接する
    ソースおよびドレイン領域と同じ導電型をしてお
    り、第１および第２電界効果トランジスタの双方
    はノーマル・オフ−デイプリーシヨン型であり、
    表面層の各々における単位表面積当りのドーパン
    トの量は、この表面層に隣接するチヤネル領域の
    部分であつて関連の電界効果トランジスタのしき
    い値電圧に等しい電圧がこの電界効果トランジス
    タのソースおよびドレイン領域に対して関連のゲ
    ート電極に印加された場合に空乏化される部分に
    おける単位表面積当りの電荷の量に少くとも等し
    くしたことを特徴とする集積回路。 ２ 特許請求の範囲１に記載の集積回路におい
    て、第１および第２電界効果トランジスタの各々
    のチヤネル長を3μmよりも短くしたことを特徴と
    する集積回路。 ３ 特許請求の範囲１または２に記載の集積回路
    において、第１および第２電界効果トランジスタ
    の双方で、チヤネル幅対チヤネル長の比を少くと
    も２としたことを特徴とする集積回路。 ４ 特許請求の範囲１〜３のいずれか１つに記載
    の集積回路において、第１および第２電界効果ト
    ランジスタの双方で、ゲート電極の半導体材料の
    導電型をその下方のチヤネル領域の表面層の導電
    型と反対にしたことを特徴とする集積回路。 ５ 特許請求の範囲１〜４のいずれか１つに記載
    の集積回路において、第１および第２ゲート電極
    は互いに直接接続されており、第１ゲート電極の
    半導体材料は第２ゲート電極の半導体材料に隣接
    してpn接合を形成し、このpn接合は導電接続部
    により分路されていることを特徴とする集積回
    路。 ６ 特許請求の範囲１〜５のいずれか１つに記載
    の集積回路において、第１および第２ゲート電極
    の各々は珪化物上部層を有し、この珪化物上部層
    はゲート電極の半導体材料によりゲート電極の下
    側に位置する絶縁層から分離されていることを特
    徴とする集積回路。 ７ 特許請求の範囲６に記載の集積回路におい
    て、第１および第２ゲート電極はこれらの厚さの
    多くとも半分に亘つて珪化物を以つて構成されて
    いることを特徴とする集積回路。 ８ 特許請求の範囲１〜７のいずれか１つに記載
    の集積回路において、第１および第２電界効果ト
    ランジスタで、チヤネル領域内に形成された表面
    層および基板領域間のpn接合が、ソースおよび
    ドレイン領域とこれら領域に隣接する基板領域間
    に形成され最も浅い位置のpn接合の深さの少く
    とも半分に等しい半導体表面下の深さに位置して
    いることを特徴とする集積回路。
JP59209947A 1983-10-07 1984-10-08 集積回路 Granted JPS6097663A (ja)

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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH065745B2 (ja) * 1986-07-31 1994-01-19 株式会社日立製作所 半導体装置
US5489794A (en) * 1992-05-22 1996-02-06 Seiko Instruments Inc. Semiconductor device
JP3271982B2 (ja) * 1993-02-23 2002-04-08 サンダーバード テクノロジーズ インコーポレイテッド 電界効果トランジスタ
US5698884A (en) * 1996-02-07 1997-12-16 Thunderbird Technologies, Inc. Short channel fermi-threshold field effect transistors including drain field termination region and methods of fabricating same
US6136656A (en) * 1998-10-22 2000-10-24 International Business Machines Corporation Method to create a depleted poly MOSFET
US8188814B2 (en) * 2008-02-15 2012-05-29 Avago Technologies Ecbu Ip (Singapore) Pte. Ltd. High voltage isolation dual capacitor communication system
US7741896B2 (en) * 2008-02-15 2010-06-22 Avago Technologies Ecbu Ip (Singapore) Pte. Ltd. High voltage drive circuit employing capacitive signal coupling and associated devices and methods
US7741935B2 (en) * 2008-02-15 2010-06-22 Avago Technologies Ecbu Ip (Singapore) Pte. Ltd. High voltage isolation semiconductor capacitor digital communication device and corresponding package

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3673471A (en) * 1970-10-08 1972-06-27 Fairchild Camera Instr Co Doped semiconductor electrodes for mos type devices
JPS504989A (ja) * 1973-05-16 1975-01-20
US3868274A (en) * 1974-01-02 1975-02-25 Gen Instrument Corp Method for fabricating MOS devices with a multiplicity of thresholds on a semiconductor substrate
GB1476192A (en) * 1974-05-29 1977-06-10 Mullard Ltd Semiconductor switching circuit arrangements
JPS5915189B2 (ja) * 1976-02-23 1984-04-07 ソニー株式会社 半導体装置の製造方法
JPS52143782A (en) * 1976-05-26 1977-11-30 Hitachi Ltd Construction of complementary mis-ic and its production
US4178605A (en) * 1978-01-30 1979-12-11 Rca Corp. Complementary MOS inverter structure
US4472871A (en) * 1978-09-21 1984-09-25 Mostek Corporation Method of making a plurality of MOSFETs having different threshold voltages
JPS5586160A (en) * 1978-12-23 1980-06-28 Fujitsu Ltd Manufacture of semiconductor device
JPS6043025B2 (ja) * 1979-12-28 1985-09-26 富士通株式会社 半導体装置の製造方法
JPS5772376A (en) * 1980-10-24 1982-05-06 Hitachi Ltd Protective circuit device for semiconductor
JPS5791553A (en) * 1980-11-29 1982-06-07 Toshiba Corp Semiconductor device
US4684971A (en) * 1981-03-13 1987-08-04 American Telephone And Telegraph Company, At&T Bell Laboratories Ion implanted CMOS devices
US4476482A (en) * 1981-05-29 1984-10-09 Texas Instruments Incorporated Silicide contacts for CMOS devices
JPS5817656A (ja) * 1981-07-24 1983-02-01 Hitachi Ltd 半導体装置の製造方法
JPS594067A (ja) * 1982-06-30 1984-01-10 Fujitsu Ltd 半導体装置

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