JPH01123518A - ジッタ検出回路 - Google Patents
ジッタ検出回路Info
- Publication number
- JPH01123518A JPH01123518A JP28133387A JP28133387A JPH01123518A JP H01123518 A JPH01123518 A JP H01123518A JP 28133387 A JP28133387 A JP 28133387A JP 28133387 A JP28133387 A JP 28133387A JP H01123518 A JPH01123518 A JP H01123518A
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- JP
- Japan
- Prior art keywords
- output
- circuit
- flip
- input
- flop
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 claims description 11
- 238000010586 diagram Methods 0.000 description 6
- 230000000630 rising effect Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ｃ産業上の利用分野〕
本発明はジッタな含む信号のジッタの有無を検出するジ
ッタ検出回路に関し、特に制御用クロックのデユーティ
−°変動に影響されないジッタ検出回路に関する。
ッタ検出回路に関し、特に制御用クロックのデユーティ
−°変動に影響されないジッタ検出回路に関する。
従来、この種のジッタ検出回路は第３図に示す回路構成
となっていた。即ち、データ入力端子からの入力を信号
入力としクロック入力端子からの入力をクロック入力と
した第１のＤフリップ・フロップ１と、Ｄフリップ・フ
ロップの出力を信号入力としクロック入力端子からの入
力をクロック入力とした第２のＤフリップ・フロップと
、Ｄフリップ・フロップ１及びＤフリップ・フロップ２
の出力を入力とするＥＸＯＲ回路３と、クロック入力端
子からのクロック信号を反転するＮＯＴ回路１０と、Ｎ
ＯＴ回路１０の出力をクロック入力とする２分周回路４
と、ＥＸＯＲ回路３の出力を信号入力として２分周回路
の正転側出力をクロック入力とした第３のＤフリップ・
フロップ７と、ＥＸＯＲ回路３の出力を信号入力として
２分周回路の反転側出力をクロック入力とした第４のＤ
フリップ・フロップ８と、Ｄフリップ・フロップ７の出
力をセット信号としてＤフリップ・フロップ８の出力を
リセット信号とするＲ−Ｓフリップ・フロップ９とを有
し、Ｒ−Ｓフリップ・フロ、プ９の出力を出力端子とす
る回路構成となっていた。
となっていた。即ち、データ入力端子からの入力を信号
入力としクロック入力端子からの入力をクロック入力と
した第１のＤフリップ・フロップ１と、Ｄフリップ・フ
ロップの出力を信号入力としクロック入力端子からの入
力をクロック入力とした第２のＤフリップ・フロップと
、Ｄフリップ・フロップ１及びＤフリップ・フロップ２
の出力を入力とするＥＸＯＲ回路３と、クロック入力端
子からのクロック信号を反転するＮＯＴ回路１０と、Ｎ
ＯＴ回路１０の出力をクロック入力とする２分周回路４
と、ＥＸＯＲ回路３の出力を信号入力として２分周回路
の正転側出力をクロック入力とした第３のＤフリップ・
フロップ７と、ＥＸＯＲ回路３の出力を信号入力として
２分周回路の反転側出力をクロック入力とした第４のＤ
フリップ・フロップ８と、Ｄフリップ・フロップ７の出
力をセット信号としてＤフリップ・フロップ８の出力を
リセット信号とするＲ−Ｓフリップ・フロップ９とを有
し、Ｒ−Ｓフリップ・フロ、プ９の出力を出力端子とす
る回路構成となっていた。
第３図に於いてデータ入力端子からのデータ入力はクロ
ック入力信号の同期をＴとして２ＸＴに同期しており、
クロック周期分のジッタを含んでいる。
ック入力信号の同期をＴとして２ＸＴに同期しており、
クロック周期分のジッタを含んでいる。
第３図の動作を第４図のタイムチャートを用いて説明す
る。第４図に於いてＥＸＯＲ回路３の出力はデータ入力
の変化点を表わしている。時刻０〜１１でのデータ入力
の変化点は２分周回路４のＱ出力の立ち下がりでＤフリ
ップ・フロップ８に読み込まれＲ−Ｓフリップ・フロッ
プ９をリセットする。時刻１２でデータ入力にジッタが
発生するとデータ入力の変化点は２分周回路４のＱ出力
の立ち上がりでＤフリップ・フロップ７に読み込まれＲ
−Ｓフリップ・フロップ９をセットする。Ｒ−Ｓフリッ
プ・フロップ９の出力が“０”か“１”かを観測する事
でデータ入力に含まれるジッタの有無が検出可能となる
。
る。第４図に於いてＥＸＯＲ回路３の出力はデータ入力
の変化点を表わしている。時刻０〜１１でのデータ入力
の変化点は２分周回路４のＱ出力の立ち下がりでＤフリ
ップ・フロップ８に読み込まれＲ−Ｓフリップ・フロッ
プ９をリセットする。時刻１２でデータ入力にジッタが
発生するとデータ入力の変化点は２分周回路４のＱ出力
の立ち上がりでＤフリップ・フロップ７に読み込まれＲ
−Ｓフリップ・フロップ９をセットする。Ｒ−Ｓフリッ
プ・フロップ９の出力が“０”か“１”かを観測する事
でデータ入力に含まれるジッタの有無が検出可能となる
。
上述した従来のジッタ検出回路は、データ入力の変化点
検出結果を、クロック入力の反転位相を用いて取り込む
ため、クロック入力にデユーティ−変動があるとＲ−Ｓ
フリップ・フロップをセット、リセットするＤフリップ
・フロップがレーシングを起こし誤動作するという欠点
がある。
検出結果を、クロック入力の反転位相を用いて取り込む
ため、クロック入力にデユーティ−変動があるとＲ−Ｓ
フリップ・フロップをセット、リセットするＤフリップ
・フロップがレーシングを起こし誤動作するという欠点
がある。
本発明のジッタ検出回路は、データ入力の変化点を検出
する２個のＤフリップ・フロップと排他的論理和回路、
データ入力の変化点での位相を判定する２分周回路と２
個のＡＮＤ回路、ジッタ検出タイミンングを与える２個
のＤフリップ・フロップ、ジッタ検出の有無を出力する
フリップ・フロップを有している。
する２個のＤフリップ・フロップと排他的論理和回路、
データ入力の変化点での位相を判定する２分周回路と２
個のＡＮＤ回路、ジッタ検出タイミンングを与える２個
のＤフリップ・フロップ、ジッタ検出の有無を出力する
フリップ・フロップを有している。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示す回路図である。
即ちデータ入力端子を信号入力としクロック入力端子を
クロック入力とするＤフリップ・フロップ１と、Ｄフリ
ップ・フロップ１の出力を信号入力としクロック入力端
子をクロック入力とするＤフリップ・フロップ２と、Ｄ
フリップ・フロップの出力及びＤフリップ・フロップ２
の出力を入力とするＥＸＯＲ回路３と、自己の反転側出
力を入力としクロック入力端子をクロック入力として構
成した２分周回路４と、ＥＸＯＲ回路３の出力と２分周
回路４の正転側出力とを入力とするＡＮＤ回路５と、Ｅ
ＸＯＲ回路３の出力と２分周回路４の反転側出力とを入
力とするＡＮＤ回路６と、ＡＮＤ回路５の出力を信号入
力としクロック入力端子なりロック入力とするＤフリッ
プ・フロップ７と、ＡＮＤ回路６の出力を信号°入力と
しクロック端子をクロック入力゛とするＤフリップ・フ
ロップ８と、Ｄフリップ・フロップ７の出力をセット入
力としＤフリップ・フロップ８の出力をリセット入力と
するＲ−Ｓフリップ・フロップ９とを有し、Ｒ−Ｓフリ
ップ・フロップ９の出力を出力端子とした回路構成とな
っている。
クロック入力とするＤフリップ・フロップ１と、Ｄフリ
ップ・フロップ１の出力を信号入力としクロック入力端
子をクロック入力とするＤフリップ・フロップ２と、Ｄ
フリップ・フロップの出力及びＤフリップ・フロップ２
の出力を入力とするＥＸＯＲ回路３と、自己の反転側出
力を入力としクロック入力端子をクロック入力として構
成した２分周回路４と、ＥＸＯＲ回路３の出力と２分周
回路４の正転側出力とを入力とするＡＮＤ回路５と、Ｅ
ＸＯＲ回路３の出力と２分周回路４の反転側出力とを入
力とするＡＮＤ回路６と、ＡＮＤ回路５の出力を信号入
力としクロック入力端子なりロック入力とするＤフリッ
プ・フロップ７と、ＡＮＤ回路６の出力を信号°入力と
しクロック端子をクロック入力゛とするＤフリップ・フ
ロップ８と、Ｄフリップ・フロップ７の出力をセット入
力としＤフリップ・フロップ８の出力をリセット入力と
するＲ−Ｓフリップ・フロップ９とを有し、Ｒ−Ｓフリ
ップ・フロップ９の出力を出力端子とした回路構成とな
っている。
第１図の動作を第２図のタイムチャートを用いて説明す
る。データ入力端子からのデータ入力信号は時刻Ｏ〜１
１０期間、２分周回路４の出力の立ち下がりで変化する
。従ってこの期間の変化点検出信号であるＥＸＯＲ回路
３の出力は２分周回路４の出力の“Ｌ”の期間にパルス
を出す。このパルスはＡＮＤ回路６を通じてＤフリップ
・フロップ８に取り込まれ次のクロック入力の立ち上り
でＲ−Ｓフリップ・フロップ９をリセットする。
る。データ入力端子からのデータ入力信号は時刻Ｏ〜１
１０期間、２分周回路４の出力の立ち下がりで変化する
。従ってこの期間の変化点検出信号であるＥＸＯＲ回路
３の出力は２分周回路４の出力の“Ｌ”の期間にパルス
を出す。このパルスはＡＮＤ回路６を通じてＤフリップ
・フロップ８に取り込まれ次のクロック入力の立ち上り
でＲ−Ｓフリップ・フロップ９をリセットする。
この状態は第２図の時刻２，６．１０に対応する。
第２図の時刻１２にてジッタが発生するとＥＸＯＲ回路
３の出力は２分周回路４の出力が“Ｈ″の期間にパルス
を出す。このパルスはＡＮＤ回路５を通じてＤフリップ
・フロップ７に取り込まれ次のクロック入力の立ち上が
りでＲ−Ｓフリップ・フロップ９をセットする。この状
態は第２図の時刻１３．１７に対応する。Ｒ−Ｓフリッ
プ・フロップ９の出力は時刻１３で“Ｌ”から“Ｈ”へ
変化してデータ入力にジッタが発生した事を外部へ知ら
せる。
３の出力は２分周回路４の出力が“Ｈ″の期間にパルス
を出す。このパルスはＡＮＤ回路５を通じてＤフリップ
・フロップ７に取り込まれ次のクロック入力の立ち上が
りでＲ−Ｓフリップ・フロップ９をセットする。この状
態は第２図の時刻１３．１７に対応する。Ｒ−Ｓフリッ
プ・フロップ９の出力は時刻１３で“Ｌ”から“Ｈ”へ
変化してデータ入力にジッタが発生した事を外部へ知ら
せる。
第５図は本発明の他の実施例の回路図である。
データ入力端子からのデータ入力の立ち上がり変化点を
検出する為にＤフリ、プ・フロップ１の出力とＤフリッ
プ・フロップ２０反転側出力をＡＮＤ回路１１に入力す
る。データ入力が周期信号である時にデユーティ−が変
動した場合にも制御周期を一定に保つ利点がある。Ｄフ
リップ・フロップ１２はＤフリップ・フロップ７の出力
を信号入力としてクロック入力端子をクロックとしてい
る。
検出する為にＤフリ、プ・フロップ１の出力とＤフリッ
プ・フロップ２０反転側出力をＡＮＤ回路１１に入力す
る。データ入力が周期信号である時にデユーティ−が変
動した場合にも制御周期を一定に保つ利点がある。Ｄフ
リップ・フロップ１２はＤフリップ・フロップ７の出力
を信号入力としてクロック入力端子をクロックとしてい
る。
Ｄフリップ・フロップ１２の出力はＲ−Ｓフリップ・フ
ロップ９のセット入力へ接続する。Ｄフリップ・フロッ
プ１２を追加する事でＲ−Ｓフリップ・フロップ９のセ
ット及びリセットが２分周回路４の出力が“Ｈ”の時に
のみ行われる。この為出力端子からの信号が２分周回路
４に同期して出力される利点がある。第６図に第５図の
タイムチャートを示す。第６図に於いてＡＮＤ回路１１
の出力でデータ入力信号の立ち上がりを検出する。時刻
５，１２のデータ入力の立ち下がりは無視される。Ｄフ
リップ・フロップ１２の出力はＲ−Ｓフリップ・フロッ
プのセット信号を表わしているが、ジッタ発生時刻１６
の２タイムスロツト後に出力されている。これによりＲ
−Ｓフリップ・フロップの出力の変化点は時刻２と１８
でどちらも２分周回路４の出力の立ち上がりとなってい
る。
ロップ９のセット入力へ接続する。Ｄフリップ・フロッ
プ１２を追加する事でＲ−Ｓフリップ・フロップ９のセ
ット及びリセットが２分周回路４の出力が“Ｈ”の時に
のみ行われる。この為出力端子からの信号が２分周回路
４に同期して出力される利点がある。第６図に第５図の
タイムチャートを示す。第６図に於いてＡＮＤ回路１１
の出力でデータ入力信号の立ち上がりを検出する。時刻
５，１２のデータ入力の立ち下がりは無視される。Ｄフ
リップ・フロップ１２の出力はＲ−Ｓフリップ・フロッ
プのセット信号を表わしているが、ジッタ発生時刻１６
の２タイムスロツト後に出力されている。これによりＲ
−Ｓフリップ・フロップの出力の変化点は時刻２と１８
でどちらも２分周回路４の出力の立ち上がりとなってい
る。
以上説明したように本発明は、データ入力信号の変化点
検出結果と２分周回路の出力との論理積結果をＤフリッ
プ・フロップに取り込んでＲ−Ｓフリップ・フロップを
動作させるため、全ての処理が同じタイミングとなる。
検出結果と２分周回路の出力との論理積結果をＤフリッ
プ・フロップに取り込んでＲ−Ｓフリップ・フロップを
動作させるため、全ての処理が同じタイミングとなる。
従って、クロック端子からのクロック信号のデユーティ
−が変化しても安定動作を続ける事が可能となる効果が
ある。
−が変化しても安定動作を続ける事が可能となる効果が
ある。
【図面の簡単な説明】
第１図は本発明の一実施例を示す回路図、第２図は第１
図の動作を示すタイムチャート、第３図は従来例による
回路図、第４図は第３図の動作を示すタイムチャート、
第５図は本発明の他の実施例を示す回路図、第６図は第
５図の動作を示すタイムチャートである。 １．２，４，７，８．１２・・・・・・Ｄ−Ｆ’Ｆ’。 ３・・・・・・ＥＸＯＲ回路回路、５，６，１１・・・
・・・ＡＮＤ回路、９・・・・・・Ｒ−８ＦＦ、１０・
・・・・・ＮＯＴ回路、２０・・・・・・データ入力端
子、２１・・・・・・クロック入力端子、２２・・・・
・・出力端子。 代理人 弁理士 内 原 音
図の動作を示すタイムチャート、第３図は従来例による
回路図、第４図は第３図の動作を示すタイムチャート、
第５図は本発明の他の実施例を示す回路図、第６図は第
５図の動作を示すタイムチャートである。 １．２，４，７，８．１２・・・・・・Ｄ−Ｆ’Ｆ’。 ３・・・・・・ＥＸＯＲ回路回路、５，６，１１・・・
・・・ＡＮＤ回路、９・・・・・・Ｒ−８ＦＦ、１０・
・・・・・ＮＯＴ回路、２０・・・・・・データ入力端
子、２１・・・・・・クロック入力端子、２２・・・・
・・出力端子。 代理人 弁理士 内 原 音
Claims (1)
- 第１の入力端子からの入力を信号入力とし第２の入力端
子からの入力をクロック入力とする第１のＤフリップ・
フロップと、前記第１のＤフリップ・フロップの出力を
信号入力とし前記第２の入力端子からの入力をクロック
入力とする第２のＤフリップ・フロップと、前記第１の
Ｄフリップ・フロップの出力と前記第２のＤフリップ・
フロップの出力とを入力とする排他的論理和回路と、前
記第２の入力端子からの入力をクロック入力とする２分
周回路と、前記排他的論理和回路の出力と前記２分周回
路の第１の出力とを入力とする第１のＡＮＤ回路と、前
記排他的論理和回路の出力と前記第２分周回路の２の出
力とを入力とする第２のＡＮＤ回路と、前記第１のＡＮ
Ｄ回路の出力を信号入力とし前記第２の入力端子からの
入力をクロック入力とする第３のＤフリップ・フロップ
と、前記第２のＡＮＤ回路の出力を信号入力とし前記第
２の入力端子からの入力をクロック入力とする第４のＤ
フリップ・フロップと、前記第３のＤ−フリップ・フロ
ップの出力を第１の入力とし前記第４のＤフリップ・フ
ロップの出力を第２の入力とするＲ−Ｓフリップ・フロ
ップと、前記Ｒ−Ｓフリップ・フロップの出力を出力端
子とした回路構成を有する事を特徴としたジッタ検出回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28133387A JPH01123518A (ja) | 1987-11-06 | 1987-11-06 | ジッタ検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28133387A JPH01123518A (ja) | 1987-11-06 | 1987-11-06 | ジッタ検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01123518A true JPH01123518A (ja) | 1989-05-16 |
Family
ID=17637643
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28133387A Pending JPH01123518A (ja) | 1987-11-06 | 1987-11-06 | ジッタ検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01123518A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009537805A (ja) * | 2006-05-16 | 2009-10-29 | インターナショナル・ビジネス・マシーンズ・コーポレーション | デジタル信号のデューティ・サイクル又は相対デューティ・サイクルを測定する方法及び装置 |
| CN103391072A (zh) * | 2012-05-10 | 2013-11-13 | 扬智科技股份有限公司 | 用来检测时脉抖动的检测电路 |
-
1987
- 1987-11-06 JP JP28133387A patent/JPH01123518A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009537805A (ja) * | 2006-05-16 | 2009-10-29 | インターナショナル・ビジネス・マシーンズ・コーポレーション | デジタル信号のデューティ・サイクル又は相対デューティ・サイクルを測定する方法及び装置 |
| CN103391072A (zh) * | 2012-05-10 | 2013-11-13 | 扬智科技股份有限公司 | 用来检测时脉抖动的检测电路 |
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