JPH0226427B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、デイジタル信号系列中からクロツ
ク成分を抽出するクロツク抽出回路に関するもの
である。

〔従来の技術〕

第３図は従来のクロツク抽出回路を示す回路図
であり、図に於て、１は入力端子、２は周波数
FNHzの発振器、３は入力端子１に入力された信
号のエツジを検出するエツジ検出回路、４はＮ個
のクロツクパルスを計数して桁上げパルスを出力
するＮ進カウンタ、５は第１の入力側をエツジ検
出回路３の出力端子に接続し、第２の入力側をＮ
進カウンタ４の出力側に接続したORゲート、６
はワンシヨツトマルチバイブレータ、７はワンシ
ヨツトマルチバイブレータ６の出力端子である。
また、ORゲート５の出力側はワンシヨツトマル
チバイブレータ６の入力側とカウンタ４のリセツ
ト端子に接続されている。

なお、第４図はエツジ検出回路３の詳細な回路
図であり、第４図に於て、８はデータ入力端子、
９はクロツク入力端子、１０はＤフリツプフロツ
プ、１１はＤ入力側がＤフリツプフロツプ１０の
正相出力側に接続されたＤフリツプフロツプ、１
２は第１の入力側をＤフリツプフロツプ１０の正
相出力側に接続し、第２の入力側をＤフリツプフ
ロツプ１１の逆相出力側に接続したANDゲート、
１３はANDゲート１２の出力端子である。なお、
入力端子１とデータ入力端子８とが接続され、ク
ロツク入力端子９と発振器２の出力側とが接続さ
れ、出力端子１３とORゲート５の１入力側とが
接続されている。

次に動作について説明する。第５図は各部のタ
イムチヤートを示す図である。１０１は発振器２
の出力、１０２はＮ進カウンタ４の出力、１０５
は入力端子１に印加される入力、１０４はエツジ
検出回路３の出力、１０５はORゲート５の出
力、１０６はワンシヨツトマルチバイブレータ６
の出力を夫々示す。

Ｄフリツプフロツプ１０及び１１は発振器２の
出力１０１の立上り時点でＤ入力を取込む。（但
し、Ｄフリツプフロツプ１０は立上りで取込み、
Ｄフリツプフロツプ１１は立下りで取込むように
してもよい。）従つて、入力１０３が論理値“０”
（以下“０”と略称する。）であつた時には、Ｄフ
リツプフロツプ１０の正相出力は“０”となり、
この“０”の信号をＤ入力としているＤフリツプ
フロツプ１１の逆相出力は論理値“１”（以下、
“１”と略称する）である。よつて、ANDゲート
１２の出力は“０”となり、これはエツジ検出回
路３の出力１０４の論理値となる。エツジ検出回
路３の入力１０３が“１”となると、発振器２の
出力１０１の立上り時点で、Ｄフリツプフロツプ
１０の正相出力は“０”から“１”となり、
ANDゲート１２の出力、即ちエツジ検出回路３
の出力１０４は１となる。

入力１０１は次の立上り時点で“１”の信号を
Ｄ入力しているＤフリツプフロツプ１１は、この
入力を取込んで、逆相出力として“０”を出力す
るので、この時、ANDゲート１２の出力即ちエ
ツジ検出回路３の出力１０４は“０”となる。上
述のようにして、入力１０３の入力信号に対して
エツジ検出回路３の出力１０４は第５図のように
なる。

一方、Ｎ進カウンタ４をここではＮ＝６とする
と、エツジ検出回路３の出力１０４が“０”であ
る限り、カウンタ４は発振器２の出力１０１のク
ロツクを６箇カウントする毎に出力１０２として
パルスを発生し、自からのパルスでリセツトされ
る。

さて、上述したように、入力１０３が“１”と
なりエツジ検出回路３からの出力１０４がカウン
タ４の出力パルスの発生時点と関係ない時点でパ
ルスとなつて発生した場合、エツジ検出回路３の
出力１０４としてのパルスはORゲート５を経由
してカウンタ４をリセツトする。このため、カウ
ンタ４は改めて発振器２の出力１０１のクロツク
をカウントし始める。従つて、カウンタ４の出力
１０２としてのパルスの位相は強制的にエツジ検
出回路３の出１０４のパルスの位相に応じて調整
される。

なお、カウンタ４の出力１０２のパルスに遅れ
てエツジ検出回路３の出力１０４のパルスが発生
すると、ORゲートの出力１０５の様に２ケのパ
ルスが近接して発生するが、ワンシヨツトマルチ
バイブレータ６の出力パルス幅を発振器２の出力
１０１の３から５クロツク幅程度に設定すれば、
出力１０５の近接た２ケのパルスはワンシヨツト
マルチバイブレータ６の出力１０６の様に１つの
パルスとなつて出力される。

〔発明が解決しようとする問題点〕

従来のクロツク抽出回路は以上の様に構成され
ているので、発振器の周波数を下げてＮ進カウン
タのＮを小さくするとクロツク抽出感度が低下、
しかも位相誤差が大となる。一方、発振器の周波
数を上げてＮ進カウンタのＮを大きくすると、ク
ロツク抽出感度は高くなるが、入力データのパタ
ーンジツタ等にも追随し、出力クロツクにジツタ
が漏れるなどの問題点があつた。

この発明は上記のような問題点を解消するため
になされたもので、クロツク抽出感度を高くでき
るとともに、ジツタ抑圧機能をもつことのできる
クロツク抽出回路を得ることを目的とする。

〔問題点を解決するための手段〕

この発明に係るクロツク抽出回路は、発振器の
クロツクをＮ進カウンタに加えてＮ進カウンタの
桁上げ用の第１のパルスを出力させ、第１のパル
スを第１のシフトレジスタに加えて第２のパルス
を出力させ、第２のパルスを第２のシフトレジス
タに加えて第３のパルスを出力させ、フリツプフ
ロツプのセツト側及びリセツト側に第１のパルス
及び第３のパルスを夫々加えるようにし、エツジ
検出回路を入力パルスに対してそのエツジを検出
して第４のパルスを出力するようにし、ANDゲ
ートでフリツプフロツプの逆相出力とエツジ検出
回路の出力との積をとるようにし、ORゲートを
ANDゲートの出力と第２のパルスとの和をとつ
て第５のパルスを発生させるようにし、この第５
のパルスによりＮ進カウンタをリセツトし、この
第５のパルスを出力するようにしたものである。

〔作用〕

この発明におけるクロツク抽出回路は、第１の
シフトレジスタがＮ進カウンタから第１のパルス
を入力してからそれのシフト期間経過後に第２の
パルスによりＮ進カウンタはリセツトされ、又、
Ｎ進カウンタが第１のパルスを出力してから第１
及び第２のシフトレジスタのシフト期間が経過す
る迄の間、第１のパルスによりフリツプフロツプ
がセツトされ、フリツプフロツプの逆相出力によ
りANDゲートを禁止させることによりエツジ検
出回路の出力が禁止され、第１及び第２のシフト
レジスタのシフト期間経過後からＮ進カウンタが
第１のパルスを出力する迄の間、第２のシフトレ
ジスタの第３のパルスによりフリツプフロツプが
リセツトされ、フリツプフロツプの逆相出力によ
りANDゲートを非禁止状態にし、エツジ検出回
路から第４のパルスの出力があつた場合に、その
パルスによりＮ進カウンタをリセツトして抽出ク
ロツクの位相制御を行なう。

〔実施例〕

以下、この発明の一実施例を図について説明す
る。第１図において、１は入力端子、２は周波数
Ｆ・（Ｎ＋Ｍ）Hzで矩形波を出力する発振器、３
は第４図のデータ入力端子８を入力端子１に接続
し、クロツク入力端子９を発振器２の出力側に接
続したエツジ検出回路、４はクロツク入力側を発
振器２の出力側に接続し、Ｎ個のクロツクパルス
を計数して１個の桁上げ用のパルスを出力するＮ
進カウンタ、１４は発振器２の出力をシフトクロ
ツクとして、カウンタ４の出力パルスを入力とす
るＭビツトの第１のシフトレジスタ、１５は発振
器２の出力をシフトクロツクとして、シフトレジ
スタ１４の出力パルスを入力とするＭビツトの第
２のシフトレジスタ、１６はカウンタ４の出力側
がセツト端子に接続され、シフトレジスタ１５出
力側がリセツト端子に接続されるRS−フリツプ
フロツプ、１７はエツジ検出回路３の出力とフリ
ツプフロツプ１６の逆相出力との積をとるAND
ゲート、５はANDゲートの出力と、シフトレジ
スタ１４の出力との和をとるORゲート、７は
ORゲート５の出力側に接続された出力端子であ
る。

なお、上述したようにエツジ検出回路３の詳細
は第４図に示されている。

第２図は第１図の回路の各部の信号を示すタイ
ムチヤートである。１１１はＮ進カウンタの出
力、１１２Ａはフリツプフロツプ１６の正相出
力、１１２Ｂはフリツプフロツプ１６の逆相出
力、１１３は第１のシフトレジスタ１４の出力、
１１４はエツジ検出回路３の出力、１１５はOR
ゲート５の出力であると共にこのクロツク抽出回
路の出力を夫々示す。又、１１１ａ〜１１１ｃは
出力１１１のパルス、１１３ａ〜１１３ｃは出力
１１３のパルス、１１４ａ及び１１４ｂは出力１
１４のパルス、１１５ａ〜１１５ｄは出力１１５
のパルスを夫々示している。

次に、この発明の動作について説明する。入力
端子１への入力が“０”であり、エツジ検出回路
３の出力が“０”である時には、ANDゲート１
７の出力は“０”であり、ORゲート５の出力は
第１のシフトレジスタ１４の出力のみに依存す
る。従つて、Ｎ進カウンタ４は第１のシフトレジ
スタ１４の出力１１３のパルスのみによつてリセ
ツトされるので、Ｎ進カウンタ４と第１のシフト
レジスタ１４とORゲート５とから（Ｎ＋Ｍ）分
周器の動作をし、周期１／Ｆでカウンタ４は、１
１１ａ及び１１１ｂで示している桁上げパルスを
出力する。

ここで、Ｎ進カウンタ４から桁上げパルス１１
ａが出力されると、このパルス１１１ａによりセ
ツトされたフリツプフロツプ１６の正相出力１１
２ａは“１”となり、その逆相出力１１２ｂは
“０”となる。フリツプフロツプ１６の逆相出力
１１２ｂが“０”である限り、ANDゲート１７
はエツジ検出回路３の出力を禁止する。

この桁上げパルス１１１ａが発生してから第１
のシフトレジスタ１４が発振器２からＭ個のクロ
ツクを入力すると、第１のシフトレジスタ１４は
パルス１１３ａを出力する。このパルス１１３ａ
によりＮ進カウンタ４はリセツトされる。又、こ
のパルス１１３ａは第２のシフトレジスタ１５の
入力となり、第２のシフトレジスタ１５は、パル
ス１１３ａを入力した後、発振器２からＭ個のク
ロツクを入力すると１つのパルスをフリツプフロ
ツプ１６に出力する。これによりリセツトされた
フリツプフロツプ１６の逆相出力１１２ｂは
“０”から“１”に変化する。故に、Ｎ進カウン
タ４が桁上げパルスを出力してから2M個のクロ
ツクが発生する迄の間のフリツプフロツプ１６の
逆相出力１１４ｂは“０”である。

フリツプフロツプ１６の逆相出力１１２ｂが
“１”である限り、ANDゲート１７はエツジ検出
回路３の出力の禁止を解除する。

一方、パルス１１３ａによりリセツトされたＮ
進カウンタは、Ｎ個のクロツクを入力すると桁上
げパルス１１１ｂを出力する。

パルス１１１ｂ発生後、上述と同様の動作でフ
リツプフロツプ１６の逆相出力１１２ｂが“１”
となつている時に、入力端子１からの入力パルス
によりエツジ検出回路３はパルス１１４ａを出力
すると、このパルス１１４ａはANDゲート１７
とORゲート５を介してＮ進カウンタ４をリセツ
トする。従つて、桁上げパルス１１１ｂを出力し
てからのＮ進カウンタは、（Ｎ＋Ｍ）の個数のク
ロツクを入力しない前で且つフリツプフロツプ１
６の逆相出力が“１”の間に発生したエツジ検出
回路３の出力パルスによりリセツトされて、カウ
ントを最初から再開する。リセツトされたＮ進カ
ウンタ４はＮ個のクロツクを入力した時に、桁上
げパルス１１１ｃを出力する。この桁上げパルス
１１１ｃによりフリツプフロツプ１６の逆相出力
１１２ｂは“０”となる。

フリツプフロツプ１６が第２のシフトレジスタ
１５からパルスを入力する迄の間、即ち、Ｎ進カ
ウンタ４が桁上げパルスを発生してから、発振器
２から2M個のクロツクが発生する迄の間、逆相
出力１１２ｂは“０”となり、エツジ検出回路３
の出力はANDゲート１７により禁止される。従
つて、入力パルスが入力端子１に与えられ、この
入力パルスを検出したエツジ検出回路３がパルス
１１４ｂを出力しても、フリツプフロツプ１６の
逆相出力１１２ｂは“０”なので、ANDゲート
１７の出力は“０”となり、Ｎ進カウンタ４はリ
セツトされない。

出力１１５において、パルス１１５ａはパルス
１１３ａにより、パルス１１５ｂはパルス１１３
ｂにより、パルス１１５ｃはパルス１１４ａに基
づき、パルス１１５ｄは、パルス１１３ｃにより
夫々発生する。

なお、上記実施例では同期形のエツジ検出回路
を示したが、ワンシヨツトマルチバイブレータ等
の時定数回路を設けても良い。

〔発明の効果〕

以上のように、この発明によれば、Ｎ進カウン
タが桁上げパルスを発生してから所定期間だけ
は、外部入力によるＮ進カウンタのリセツトを制
限するように構成したので、クロツク抽出感度を
低下させることなく、ジツタを抑圧できる効果が
ある。

【図面の簡単な説明】

第１図はこの発明の一実施例によるクロツク抽
出回路の回路図、第２図はこの発明の一実施例に
対するタイムチヤート、第３図はこの発明の一実
施例に適用したエツジ検出回路の回路図、第４図
は従来のクロツク抽出回路の回路図、第５図は従
来のクロツク抽出回路のタイムチヤートである。 １は入力端子、２は発振器、３はエツジ検出回
路、４はＮ進カウンタ、５はORゲート、７は出
力端子、８はデータ入力端子、９はクロツク入力
端子、１０と１１はＤフリツプフロツプ、１２は
ANDゲート、１３はエツジ検出回路の出力端子、
１４は第１のシフトレジスタ、１５は第２のシフ
トレジスタ、１６はRS−フリツプフロツプ、１
７はANDゲート。なお、図中、同一符号は同一、
又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. １ 発振器と、この発振器からのクロツクを計数
   して桁上げの第１のパルスを出力するＮ進カウン
   タと、上記第１のパルスを入力し、上記発振器か
   ら所定数のシフト用クロツクを入力して第２のパ
   ルスを出力する第１のシフトレジスタと、上記第
   ２のパルスを入力し、上記発振器から所定数のシ
   フト用クロツクを入力して第３のパルスを出力す
   る第２のシフトレジスタと、上記第１のパルス及
   び上記第３のパルスによりセツト及びリセツトさ
   れるフリツプフロツプと、上記発振器からのクロ
   ツクを入力して、入力パルスの立上り及び立下り
   を検出して第４のパルスを出力するエツジ検出回
   路と、上記フリツプフロツプの片方の出力と上記
   エツジ検出回路の出力との積をとつて出力する
   ANDゲートと、このANDゲートの出力と上記第
   １のシフトレジスタの出力との和をとつて第５の
   パルスを出力して、この第５のパルスにより上記
   Ｎ進カウンタをリセツトするORゲートとを設
   け、上記フリツプフロツプが第１のパルスを入力
   してから第３のパルスを入力する迄の間、上記フ
   リツプフロツプは上記ANDゲートに低レベルの
   信号を出力して上記エツジの検出回路の出力を禁
   止させ、且つ上記ORゲートの出力信号を出力と
   することを特徴とするクロツク抽出回路。