JPH05300006A - ２入力ａｎｄ回路 - Google Patents
２入力ａｎｄ回路Info
- Publication number
- JPH05300006A JPH05300006A JP4122769A JP12276992A JPH05300006A JP H05300006 A JPH05300006 A JP H05300006A JP 4122769 A JP4122769 A JP 4122769A JP 12276992 A JP12276992 A JP 12276992A JP H05300006 A JPH05300006 A JP H05300006A
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- JP
- Japan
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- circuit
- low
- output
- signal
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- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】 回路構成の簡素化を図ることにより、レイア
ウト面積を減少させることのできる２入力ＡＮＤ回路を
提供する。 【構成】 Ｐ型トランジスタＰ０、Ｎ型トランジスタＮ
０のそれぞれ１個ずつ、計２個のトランジスタで構成さ
れており、入力端子ａを切り替え、出力をグランド端子
ＧＮＤか、入力端子ｂのどちらかを選択することによっ
て、２入力ＡＮＤ回路をトランジスタ２個で実現してい
る。
ウト面積を減少させることのできる２入力ＡＮＤ回路を
提供する。 【構成】 Ｐ型トランジスタＰ０、Ｎ型トランジスタＮ
０のそれぞれ１個ずつ、計２個のトランジスタで構成さ
れており、入力端子ａを切り替え、出力をグランド端子
ＧＮＤか、入力端子ｂのどちらかを選択することによっ
て、２入力ＡＮＤ回路をトランジスタ２個で実現してい
る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体デバイス全般に
使用する２入力ＡＮＤ回路に関するものである。
使用する２入力ＡＮＤ回路に関するものである。
【０００２】
【従来の技術】従来使用されていた２入力ＡＮＤ回路は
ＣＭＯＳ回路の場合、入力の一方がローの場合、並列に
２つ配置配線されたＰ型トランジスタの１つがＯＮ状態
となり、電源ＶＤＤからハイの信号を出力し、次段のイ
ンバータを通過して、最終的にローを出力する。またす
べての入力がハイの場合には、直列に２つ配置配線され
たＮ型トランジスタがすべてＯＮ状態になり、グランド
ＧＮＤからローの信号を出力し、次段のインバータを通
過して最終的にハイを出力するという動作で実現されて
いたため、トランジスタ６個で構成されていた。
ＣＭＯＳ回路の場合、入力の一方がローの場合、並列に
２つ配置配線されたＰ型トランジスタの１つがＯＮ状態
となり、電源ＶＤＤからハイの信号を出力し、次段のイ
ンバータを通過して、最終的にローを出力する。またす
べての入力がハイの場合には、直列に２つ配置配線され
たＮ型トランジスタがすべてＯＮ状態になり、グランド
ＧＮＤからローの信号を出力し、次段のインバータを通
過して最終的にハイを出力するという動作で実現されて
いたため、トランジスタ６個で構成されていた。
【０００３】
【発明が解決しようとする課題】従来の２入力ＡＮＤ回
路は、上記説明のごとく６トランジスタ構成になってい
たため、これら論理ゲートを多数使用した場合レイアウ
ト面積が大きくなってしまうという問題があった。
路は、上記説明のごとく６トランジスタ構成になってい
たため、これら論理ゲートを多数使用した場合レイアウ
ト面積が大きくなってしまうという問題があった。
【０００４】本発明は上記事情に基づいてなされたもの
であり、２入力ＡＮＤ回路を構成するトランジスタ数を
減少させることによって、レイアウト面積の減少をはか
ることを目的とする。
であり、２入力ＡＮＤ回路を構成するトランジスタ数を
減少させることによって、レイアウト面積の減少をはか
ることを目的とする。
【０００５】
【課題を解決するための手段】上記の目的を達成するた
めの本発明は、２つの入力端子を備えたＡＮＤ回路にお
いて、この２つの入力端子のうちの一方の入力端子にロ
ー信号が入力した際には、前記ＡＮＤ回路の出力信号を
ローにし、前記入力端子にハイ信号が入力した際には、
前記ＡＮＤ回路の出力信号を不変にすることを特徴とす
るものである。
めの本発明は、２つの入力端子を備えたＡＮＤ回路にお
いて、この２つの入力端子のうちの一方の入力端子にロ
ー信号が入力した際には、前記ＡＮＤ回路の出力信号を
ローにし、前記入力端子にハイ信号が入力した際には、
前記ＡＮＤ回路の出力信号を不変にすることを特徴とす
るものである。
【０００６】
【作用】本発明の作用について、表１を参照して説明す
る。ａ，ｂは半導体論理回路の２入力ＡＮＤ回路におけ
る２つのデータ入力のことで、ｘは出力、ＧＮＤはグラ
ンドのことで信号ローをそれぞれ表す。まず入力ａがロ
ーの場合、出力ｘは無条件でＧＮＤとつながり、ロー状
態を取り、入力ａがハイの場合は出力ｘはｂが出力され
る。以上のアルゴリズムを基に回路構成トランジスタ数
を減らすことにより、レイアウト面積の減少を実現す
る。
る。ａ，ｂは半導体論理回路の２入力ＡＮＤ回路におけ
る２つのデータ入力のことで、ｘは出力、ＧＮＤはグラ
ンドのことで信号ローをそれぞれ表す。まず入力ａがロ
ーの場合、出力ｘは無条件でＧＮＤとつながり、ロー状
態を取り、入力ａがハイの場合は出力ｘはｂが出力され
る。以上のアルゴリズムを基に回路構成トランジスタ数
を減らすことにより、レイアウト面積の減少を実現す
る。
【０００７】
【表１】
【０００８】
【実施例】以下に図面を参照しつつ本発明の実施例につ
いて説明する。図１は本発明の一実施例である２入力Ａ
ＮＤ回路である。
いて説明する。図１は本発明の一実施例である２入力Ａ
ＮＤ回路である。
【０００９】図１において、入力端子ａがローを入力し
た場合、入力端子ｂに入力される信号にかかわらずＰ型
トランジスタＰ０がＯＮし出力端子ｘにグランド端子Ｇ
ＮＤからローが出力される。またａにハイを入力した場
合、Ｎ型トランジスタＮ０がＯＮし出力端子ｘには入力
端子ｂに入力した信号が出力される。この動作によっ
て、２つの入力信号のうちいずれかがローの場合は、出
力信号はローを、また２つの入力信号の両方がハイの場
合には出力信号にハイを出力する２入力ＡＮＤ回路がト
ランジスタ２つで実現する。
た場合、入力端子ｂに入力される信号にかかわらずＰ型
トランジスタＰ０がＯＮし出力端子ｘにグランド端子Ｇ
ＮＤからローが出力される。またａにハイを入力した場
合、Ｎ型トランジスタＮ０がＯＮし出力端子ｘには入力
端子ｂに入力した信号が出力される。この動作によっ
て、２つの入力信号のうちいずれかがローの場合は、出
力信号はローを、また２つの入力信号の両方がハイの場
合には出力信号にハイを出力する２入力ＡＮＤ回路がト
ランジスタ２つで実現する。
【００１０】
【発明の効果】以上説明したように本発明によれば、２
入力ＡＮＤ回路のある決まった片方の入力がローの場
合、無条件で出力信号をローにし、ハイの場合は、もう
一方の入力をそのまま出力するというアルゴリズムを基
に、２個のトランジスタで２入力ＡＮＤ回路を構成する
ことを可能にし、この結果、従来よりも小さい面積の回
路を提供することができる。
入力ＡＮＤ回路のある決まった片方の入力がローの場
合、無条件で出力信号をローにし、ハイの場合は、もう
一方の入力をそのまま出力するというアルゴリズムを基
に、２個のトランジスタで２入力ＡＮＤ回路を構成する
ことを可能にし、この結果、従来よりも小さい面積の回
路を提供することができる。
【図１】本発明の一実施例である２入力ＡＮＤ回路であ
って２個のトランジスタで構成されている２入力ＡＮＤ
回路の回路図である。
って２個のトランジスタで構成されている２入力ＡＮＤ
回路の回路図である。
ａ，ｂ 入力端子 ｘ 出力端子 Ｎ０ Ｎ型トランジスタ Ｐ０ Ｐ型トランジスタ ＧＮＤ グランド端子
Claims (1)
- 【請求項１】 ２つの入力端子を備えたＡＮＤ回路にお
いて、この２つの入力端子のうちの一方の入力端子にロ
ー信号が入力した際には、前記ＡＮＤ回路の出力信号を
ローにし、前記入力端子にハイ信号が入力した際には、
前記ＡＮＤ回路の出力信号を不変にすることを特徴とす
るＡＮＤ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4122769A JPH05300006A (ja) | 1992-04-16 | 1992-04-16 | ２入力ａｎｄ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4122769A JPH05300006A (ja) | 1992-04-16 | 1992-04-16 | ２入力ａｎｄ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05300006A true JPH05300006A (ja) | 1993-11-12 |
Family
ID=14844163
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4122769A Withdrawn JPH05300006A (ja) | 1992-04-16 | 1992-04-16 | ２入力ａｎｄ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05300006A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100560922B1 (ko) * | 2004-08-09 | 2006-03-14 | 엘지이노텍 주식회사 | 아이씨 구동회로 |
| JP2006180197A (ja) * | 2004-12-22 | 2006-07-06 | Nec Electronics Corp | 論理回路及びワードドライバ回路 |
-
1992
- 1992-04-16 JP JP4122769A patent/JPH05300006A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100560922B1 (ko) * | 2004-08-09 | 2006-03-14 | 엘지이노텍 주식회사 | 아이씨 구동회로 |
| JP2006180197A (ja) * | 2004-12-22 | 2006-07-06 | Nec Electronics Corp | 論理回路及びワードドライバ回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990706 |