JPS58202575A - 長さの短い拡散領域を含む半導体素子の製造方法 - Google Patents
長さの短い拡散領域を含む半導体素子の製造方法Info
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- Electrodes Of Semiconductors (AREA)
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本出願は、発明者ビー・ジエー・バリア（Ｂ。
Ｊ、Ｂａｌｉｇａ ） による１９８０年１２月２日
出願の「ゲートニレ・・ンス形整流器」と称する米国特
許出願第２１２１８１号（特願昭５６−１９０９８号、
特開昭５７−１２０５６９号）と関連を有している。な
お、ゲートエンノ１ンス形整流器（略してＧＥＲＫＯＴ
） は本明細書中では絶縁ゲート形整流器（略して
工ＧＲ）と呼ばれる。
出願の「ゲートニレ・・ンス形整流器」と称する米国特
許出願第２１２１８１号（特願昭５６−１９０９８号、
特開昭５７−１２０５６９号）と関連を有している。な
お、ゲートエンノ１ンス形整流器（略してＧＥＲＫＯＴ
） は本明細書中では絶縁ゲート形整流器（略して
工ＧＲ）と呼ばれる。
本発明は、ＭＯ日ＩＰＥＴにおけるソース領域またはＭ
ＯＳ ＰＦｊＴ以外の素子における対応領域を構成す（
５） る短かい長さの拡散領域を含んだ半導体素子およびそれ
の製造方法に関するものである。
ＯＳ ＰＦｊＴ以外の素子における対応領域を構成す（
５） る短かい長さの拡散領域を含んだ半導体素子およびそれ
の製造方法に関するものである。
本発明は、ある種の半導体素子（たとえばＭＯＳ ＩＰ
］１ＩｉＴやＩＧＲ）に付随する寄生的なバイポーラト
ランジス、りのターンオン（すなわち電流導通の開始）
を防止する目的にとって特に有用である。
］１ＩｉＴやＩＧＲ）に付随する寄生的なバイポーラト
ランジス、りのターンオン（すなわち電流導通の開始）
を防止する目的にとって特に有用である。
かかる寄生トランジスタのターンオンが起こると、半導
体素子中の電流の制御能力が部分的または全面的に失わ
れることが避けられないばかｂでなく、更には素子の完
全な破壊を招くことさえあ）得る。
体素子中の電流の制御能力が部分的または全面的に失わ
れることが避けられないばかｂでなく、更には素子の完
全な破壊を招くことさえあ）得る。
付随する寄生的なバイポーラ十うンジスタのターンオン
を防止するため、典型的な従来素子（たとえばＭＯＳ
ＦＥＴ ）においては、ＰＭ接合を形成する互いに隣接
したソース領域とペース領域との間に「電気的短絡部」
（すなわち低抵抗の接続手段）が組込まれる。その目的
は、寄生トランジスタのターンオンを誘起する閾値レベ
ルより高い値の順方向バイアスがＰＭ接合に印加される
のを防止することにある。かかるＰＭ接合のいかなる部
分も過度の順方向バイアスを受けないようにす（６）′ るには、短絡部とＰＭ接合の最も遠い部分との距離（こ
れは概してソース領域の長さに和尚する）をできるだけ
小さくする必要がある。しかしながら、ＭＯＢ ＩＰＩ
！ｉＴの従来の製造方法によれば、ソース領域の最小長
さは約１０μｍ （マイクロメートル）を越えるのが通
例である。
を防止するため、典型的な従来素子（たとえばＭＯＳ
ＦＥＴ ）においては、ＰＭ接合を形成する互いに隣接
したソース領域とペース領域との間に「電気的短絡部」
（すなわち低抵抗の接続手段）が組込まれる。その目的
は、寄生トランジスタのターンオンを誘起する閾値レベ
ルより高い値の順方向バイアスがＰＭ接合に印加される
のを防止することにある。かかるＰＭ接合のいかなる部
分も過度の順方向バイアスを受けないようにす（６）′ るには、短絡部とＰＭ接合の最も遠い部分との距離（こ
れは概してソース領域の長さに和尚する）をできるだけ
小さくする必要がある。しかしながら、ＭＯＢ ＩＰＩ
！ｉＴの従来の製造方法によれば、ソース領域の最小長
さは約１０μｍ （マイクロメートル）を越えるのが通
例である。
従来のＭＯＢ ＦｌｌｌＴの製造に当っては、拡散窓を
通して適当な導電形の不純物をベース領域中に拡散させ
ることによってソース領域が形成される。
通して適当な導電形の不純物をベース領域中に拡散させ
ることによってソース領域が形成される。
その後、エッチ窓を通してソース領域にエッチ剤を作用
させることによシ、ソース領域の中間部分を貫通してエ
ツチングが施される。そのためにはソース領域に対して
エッチ窓を位置合せする必要があるが、ソース領域は小
さいのでかかる位置合せは微妙な操作であ６゜それ故、
ソース領域は位置合せ公差に対処するのに十分なだけの
長さを有していなければならない。従って、短かい長さ
の１１゜ 拡散領域（すなわちＭｏｓ ＦＩＴ Ｋ ４けるソース
領域）を含んだ半導体素子が得られれば望ましいわけで
ある。
させることによシ、ソース領域の中間部分を貫通してエ
ツチングが施される。そのためにはソース領域に対して
エッチ窓を位置合せする必要があるが、ソース領域は小
さいのでかかる位置合せは微妙な操作であ６゜それ故、
ソース領域は位置合せ公差に対処するのに十分なだけの
長さを有していなければならない。従って、短かい長さ
の１１゜ 拡散領域（すなわちＭｏｓ ＦＩＴ Ｋ ４けるソース
領域）を含んだ半導体素子が得られれば望ましいわけで
ある。
本発明の目的は、ＭＯＢ ＦＩＩｉＴにおけるソース領
域またはＭＯＢ ＦＩｉｆＴ以外の素子における対応領
域を構成する短かい長さの拡散領域を含んだ半導体素子
並びにそれの製造方法を提供することにある。
域またはＭＯＢ ＦＩｉｆＴ以外の素子における対応領
域を構成する短かい長さの拡散領域を含んだ半導体素子
並びにそれの製造方法を提供することにある。
また、ＭＯ１３Ｆ］１ＩｉＴにおけるソース領域または
ＭＯＢ ＦＩＩｉＴ以外の素子における対応領域を形成
するための微妙な位置合せ工程が不要であるような半導
体素子の製造方法を提供することも本発明の目的の１つ
である。
ＭＯＢ ＦＩＩｉＴ以外の素子における対応領域を形成
するための微妙な位置合せ工程が不要であるような半導
体素子の製造方法を提供することも本発明の目的の１つ
である。
ＭＯ日ＦＩｅＴに対して適用されるような本発明の一形
式について簡単に述べれば、拡散窓を通してＮ彫工細物
をＰ形ソース領域中に拡散させることによってＮ 形の
ソース領域が形成される。次いで、同じ拡散窓を通して
異方性のエッチ剤（すなわち限られた方向のみＫＧって
エツチングする工、チ剤）がＮ 形ソース領域に作用さ
せられる。
式について簡単に述べれば、拡散窓を通してＮ彫工細物
をＰ形ソース領域中に拡散させることによってＮ 形の
ソース領域が形成される。次いで、同じ拡散窓を通して
異方性のエッチ剤（すなわち限られた方向のみＫＧって
エツチングする工、チ剤）がＮ 形ソース領域に作用さ
せられる。
このエッチ剤はＮ 形ソース領域の大部分を除去・：・
、、。
、、。
するが、ソース領域の肩部のみはそのま＼の状態で残さ
れる。完成状態のＮ＋形ソース領域を構成するそれらの
肩部は著しく短かい長さを有していて、各々の肩部の長
さは通例１μｍである。かかるＮ＋形ソース領域を形成
するために微妙な位置合せ工程は必要でない。
れる。完成状態のＮ＋形ソース領域を構成するそれらの
肩部は著しく短かい長さを有していて、各々の肩部の長
さは通例１μｍである。かかるＮ＋形ソース領域を形成
するために微妙な位置合せ工程は必要でない。
本発明の要旨は前記特許請求の範囲中に詳細かつ明確に
記載されているとは言え、添付の図面に関連してなされ
る以下の説明を読むことによって本発明は一層良く理解
されるものと信じる。
記載されているとは言え、添付の図面に関連してなされ
る以下の説明を読むことによって本発明は一層良く理解
されるものと信じる。
本発明の十分な理解を可能にするため、先ず第１ム〜１
０図に関連して先行技術の考察を行うことにする。
０図に関連して先行技術の考察を行うことにする。
第１Ａ図は、全く同じ構造の多数の「セル」（すなわち
反復構造単位）を有する従来のＭＯ８ＩＦＩＩｉＴ １
０を示すものである。簡略化のため、ＭＯ８ＩＦＩ［ｔ
Ｔ １０の中央部に位置するセルについてのみ詳細な説
明を行う。
反復構造単位）を有する従来のＭＯ８ＩＦＩＩｉＴ １
０を示すものである。簡略化のため、ＭＯ８ＩＦＩ［ｔ
Ｔ １０の中央部に位置するセルについてのみ詳細な説
明を行う。
ＭＯＢ １ＦＩＣＴ １０は、通例、それのソース電極
１２とドレイン電極１４との間に接続された外部回路（
図示せず）中の電流レベルを制御するために使用される
。詳しく述べれば、「ゲート」または制御電極１６は正
常にはそれに印加される制御電圧の大きさに応じて上記
の電流レベルを決定する。しかしながら、ＭＯＢ ＦＩ
ＩｉＴ １０の正常な動作はＮ影領域１８、Ｐ形ベース
領域２０およびＮ 形ソース領域２２から構成される寄
生的なＮ−Ｐ−Ｎトランジスタのターンオンによって悪
影響を受ける。かかる寄生トランジスタがターンオンす
ると、ＭＯＢ ＦＩＣＴ １０は外部回路の電流レベル
に対する制御能力を失い始める。寄生トランジスタの導
電性が大きくなると外部回路の電流レベルに対する制御
能力が完全に失われることもあり、更にはＭＯ８ＦＩＣ
Ｔ １０それ自体が破壊されてしまうこともある。
１２とドレイン電極１４との間に接続された外部回路（
図示せず）中の電流レベルを制御するために使用される
。詳しく述べれば、「ゲート」または制御電極１６は正
常にはそれに印加される制御電圧の大きさに応じて上記
の電流レベルを決定する。しかしながら、ＭＯＢ ＦＩ
ＩｉＴ １０の正常な動作はＮ影領域１８、Ｐ形ベース
領域２０およびＮ 形ソース領域２２から構成される寄
生的なＮ−Ｐ−Ｎトランジスタのターンオンによって悪
影響を受ける。かかる寄生トランジスタがターンオンす
ると、ＭＯＢ ＦＩＣＴ １０は外部回路の電流レベル
に対する制御能力を失い始める。寄生トランジスタの導
電性が大きくなると外部回路の電流レベルに対する制御
能力が完全に失われることもあり、更にはＭＯ８ＦＩＣ
Ｔ １０それ自体が破壊されてしまうこともある。
Ｐ形ソース領域２０とＮ＋形ソース領域２２との間のＰ
Ｍ接合のいずれかの部分（たとえば部位ＡおよびＣの間
の部分）に（シリコン素子の場合ならば）約α７■を越
える順方向バイアスが加わると、寄生トランジスタのタ
ーンオンが起こる。
Ｍ接合のいずれかの部分（たとえば部位ＡおよびＣの間
の部分）に（シリコン素子の場合ならば）約α７■を越
える順方向バイアスが加わると、寄生トランジスタのタ
ーンオンが起こる。
このような可能性を低減させるため、部位Ｂにはソース
電極１２によってＰ形ベース領域２０とＮ＋形ソース領
域２２との電気的短絡部が形成されている。その結果、
部位ＢにおけるＰＭ接合２４の両側間の電圧降下はＯｖ
に保たれる。しかしながら、このような状態は部位Ｂか
ら遠く離れた部分のＰＭ接合２４に関しても成立つわけ
ではない。
電極１２によってＰ形ベース領域２０とＮ＋形ソース領
域２２との電気的短絡部が形成されている。その結果、
部位ＢにおけるＰＭ接合２４の両側間の電圧降下はＯｖ
に保たれる。しかしながら、このような状態は部位Ｂか
ら遠く離れた部分のＰＭ接合２４に関しても成立つわけ
ではない。
実際、Ｐ形ベース領域２０内の部位ムおよび３０間に十
分な正孔電流が流れて部位ムからＢに向かって電圧降下
が生じると、部位ＡおよびＣの間の電圧降下がα７ｖを
越えることもある。ＭＯＢ Ｆ止Ｔ１ａにおいては、こ
の種の正孔電流が２通ルの機構によって起こる。一方は
「漏れ電流」として知られるもので、これはＭＯＢ Ｆ
ＩＩＩＴ １０が外部素子の電流を導通しない阻止状態
にある場合に生じる。
分な正孔電流が流れて部位ムからＢに向かって電圧降下
が生じると、部位ＡおよびＣの間の電圧降下がα７ｖを
越えることもある。ＭＯＢ Ｆ止Ｔ１ａにおいては、こ
の種の正孔電流が２通ルの機構によって起こる。一方は
「漏れ電流」として知られるもので、これはＭＯＢ Ｆ
ＩＩＩＴ １０が外部素子の電流を導通しない阻止状態
にある場合に生じる。
他方はＭＯＢ ＦＩＩＩＴ １０が導通状態から阻止状
態に変わる過程において生じるもので、Ｐ形ベース領域
２０内の過剰の正孔が部位Ｂ付近のソース電極に向かっ
て流れることになる。
態に変わる過程において生じるもので、Ｐ形ベース領域
２０内の過剰の正孔が部位Ｂ付近のソース電極に向かっ
て流れることになる。
ＰＮ接合２４に浴った距離４− Ｂが長いほど、部位Ａ
およびＢの間の電圧降下は大きくなシ、従ってＰＭ接合
２４にα７ｖを越える順方向バイアスが加わることによ
って寄生トランジスタのターンオンが起こる可能性は大
きくなる。それ故、たとえばＮ 形ソース領域２２の長
さくすなわち第１Ａ図におけるそれの水平方向寸法）を
短縮することにより、距離ム−Ｂを縮小することは望ま
しいわけである。ところで、たとえばＭＯＢ ７ＩｃＴ
１０中の部位Ｂに電気的短絡部を形成するという従来
の技術では長さの大きいＮ 形ソース領域２２が生じる
。なぜなら、かかる技術は微妙な位置合せ工程を含んで
いるから、Ｎ 形ソース領域２２は避は難い位置合せ公
差に対処し得るだけの長さを有していなければならない
。この点に関する詳細および従来の技術のその他の欠点
は、第１Ｂおよび１０図を参照することによって一層容
易に理解できよう。
およびＢの間の電圧降下は大きくなシ、従ってＰＭ接合
２４にα７ｖを越える順方向バイアスが加わることによ
って寄生トランジスタのターンオンが起こる可能性は大
きくなる。それ故、たとえばＮ 形ソース領域２２の長
さくすなわち第１Ａ図におけるそれの水平方向寸法）を
短縮することにより、距離ム−Ｂを縮小することは望ま
しいわけである。ところで、たとえばＭＯＢ ７ＩｃＴ
１０中の部位Ｂに電気的短絡部を形成するという従来
の技術では長さの大きいＮ 形ソース領域２２が生じる
。なぜなら、かかる技術は微妙な位置合せ工程を含んで
いるから、Ｎ 形ソース領域２２は避は難い位置合せ公
差に対処し得るだけの長さを有していなければならない
。この点に関する詳細および従来の技術のその他の欠点
は、第１Ｂおよび１０図を参照することによって一層容
易に理解できよう。
第１Ｂ図は、Ｎ 形ドレイン領域３０、Ｎ影領域１８お
よびＰ形ソース領域２０を含んだ半導体本体２８を示し
ている。本体２８の上面３３には拡散障壁またはアスク
（たとえば二酸化シリコン）３２が設置される。かかる
マスク３２は拡散窓３４（およびそれに隣接した拡散窓
）を規定する。次いで、上面３３を通してＮ彫工細物を
拡散させることによって（鎖線で示された）Ｎ＋形ソー
ス領域２２が形成される。
よびＰ形ソース領域２０を含んだ半導体本体２８を示し
ている。本体２８の上面３３には拡散障壁またはアスク
（たとえば二酸化シリコン）３２が設置される。かかる
マスク３２は拡散窓３４（およびそれに隣接した拡散窓
）を規定する。次いで、上面３３を通してＮ彫工細物を
拡散させることによって（鎖線で示された）Ｎ＋形ソー
ス領域２２が形成される。
次に、第１０図に示されるごとく、上面３３にエッチ障
壁またはマスク（たとえば二酸化シリコン）５８が設置
される。かかるマスク３８はエッチ窓４０を規定する。
壁またはマスク（たとえば二酸化シリコン）５８が設置
される。かかるマスク３８はエッチ窓４０を規定する。
エッチ窓４０を通してエッチ剤を作用させて本体２８か
ら半導体材料を除去することにより、完成状態のＭＯＢ
ＦＪＣＴ １０ （第１Ａ図）を得るために必要は（
鎖線で示された）溝４２が形成される。Ｎ 形ソース領
域２２の適正な構造を達成するためには、エッチ窓４０
をＮ＋形ソース領域２２の中央部にできるだけ正しく配
置する仁とが必要である。しかしながら、関係する寸法
が（たとえば５μｍ程度という）甚だしく微小なもので
あるから、かかる位置合せ工程は極めて微妙なものであ
る。
ら半導体材料を除去することにより、完成状態のＭＯＢ
ＦＪＣＴ １０ （第１Ａ図）を得るために必要は（
鎖線で示された）溝４２が形成される。Ｎ 形ソース領
域２２の適正な構造を達成するためには、エッチ窓４０
をＮ＋形ソース領域２２の中央部にできるだけ正しく配
置する仁とが必要である。しかしながら、関係する寸法
が（たとえば５μｍ程度という）甚だしく微小なもので
あるから、かかる位置合せ工程は極めて微妙なものであ
る。
上記の位置合せ工程は微妙なものであるため、正確な位
置合せが一貫して達成できるとは限らない。その結果、
エッチ窓４０は微小表位置合せ公差４４の範囲内におい
てランダムに分布する。このような位置合せ公差４４に
対処するため、完成状態のＮ 形ソース領域２２は十分
に大きな長さを有することが要求される。しかしながら
、それハ寄生トランジスタのターンオンが起ζる危険性
を増大させる。Ｎ 形ソース領域２２の長さを大きくす
ることのもう１つの欠点は、ＭＯＢ ＩＩ’ｌＴ １０
中の各セルの大きさが増大することである。その結果、
ＭＯＢ ＦＩＴ １０が通し得る電流量は制限され、か
つまた製造時における使用可能なＭＯＢ ＩＦＩＩ：Ｔ
の歩留シは低下するので望ましくない。その上、上記の
ごとき微妙な位置合せ工程が含まれると、製造時におけ
る使用可能なＭＯＢ １ＦＥＴの歩留りはなお一層低下
する。
置合せが一貫して達成できるとは限らない。その結果、
エッチ窓４０は微小表位置合せ公差４４の範囲内におい
てランダムに分布する。このような位置合せ公差４４に
対処するため、完成状態のＮ 形ソース領域２２は十分
に大きな長さを有することが要求される。しかしながら
、それハ寄生トランジスタのターンオンが起ζる危険性
を増大させる。Ｎ 形ソース領域２２の長さを大きくす
ることのもう１つの欠点は、ＭＯＢ ＩＩ’ｌＴ １０
中の各セルの大きさが増大することである。その結果、
ＭＯＢ ＦＩＴ １０が通し得る電流量は制限され、か
つまた製造時における使用可能なＭＯＢ ＩＦＩＩ：Ｔ
の歩留シは低下するので望ましくない。その上、上記の
ごとき微妙な位置合せ工程が含まれると、製造時におけ
る使用可能なＭＯＢ １ＦＥＴの歩留りはなお一層低下
する。
以下、ＭＯＢ ＦＩＩＩＴの好適な製造方法を図示する
第２Ａ〜２Ｇ図の実施態様に関連して本発明の詳細な説
明しよう。
第２Ａ〜２Ｇ図の実施態様に関連して本発明の詳細な説
明しよう。
先ず最初に、第２Ａ図に示されるごとく、通例はシリコ
ンから成る半導体本体５０が用意されるが、これは第１
Ｂ図に示された従来の本体２８と全く同じものであれば
よい。詳しく述べれば、Ｎ 形トレイン領域５２は基板
から成るのが通例であって、Ｎ ドレイン領域５２上に
Ｎ影領域５４がエピタキシャル成長によって形成される
。
ンから成る半導体本体５０が用意されるが、これは第１
Ｂ図に示された従来の本体２８と全く同じものであれば
よい。詳しく述べれば、Ｎ 形トレイン領域５２は基板
から成るのが通例であって、Ｎ ドレイン領域５２上に
Ｎ影領域５４がエピタキシャル成長によって形成される
。
次いで、Ｎ影領域５４上へのエピタキシャル成長または
Ｎ影領域５４内への拡散によってＰ形ソース領域５６が
形成される。このような構造は、電力用のＭＯＳ ＦＥ
Ｔ （すなわちかなりの量の電流を導通するように設計
されたＭＯＩ９ ＦＥＴ ）において典型的なものであ
る。とは言え、本発明は電力用でない素子に対しても適
用することができる。
Ｎ影領域５４内への拡散によってＰ形ソース領域５６が
形成される。このような構造は、電力用のＭＯＳ ＦＥ
Ｔ （すなわちかなりの量の電流を導通するように設計
されたＭＯＩ９ ＦＥＴ ）において典型的なものであ
る。とは言え、本発明は電力用でない素子に対しても適
用することができる。
第２Ａ図はまた、（鎖線で示された）Ｐ 影領域５８を
形成するための加工工程も示している。
形成するための加工工程も示している。
すなわち、半導体本体５０の上面６０からＰ彫工細物（
たとえばポウ素）を拡散させることによシ、高い不純物
濃度を有する極めて薄い（すなわち数分の１μｍの）Ｐ
彫工細物層が形、成される。この：１：□。
たとえばポウ素）を拡散させることによシ、高い不純物
濃度を有する極めて薄い（すなわち数分の１μｍの）Ｐ
彫工細物層が形、成される。この：１：□。
ような工程は尚業界ではプレデポ□ジション（ｐｒｅｄ
ｅｐｏｓｉｔｉｏｎ ）として知られている。
ｅｐｏｓｉｔｉｏｎ ）として知られている。
次いで、半導体本体の上面６０に二酸化シリコンまたは
その他の適当な耐拡散性材料の厚い（たとえば２μｍ＠
層が設置される。そして、公知の技術であるホトリソグ
ラフィを用いてそれにパターン形成を施すことにより、
第２Ｂ図に示されるととくに窓６４を規定するマスク６
２が得られる。
その他の適当な耐拡散性材料の厚い（たとえば２μｍ＠
層が設置される。そして、公知の技術であるホトリソグ
ラフィを用いてそれにパターン形成を施すことにより、
第２Ｂ図に示されるととくに窓６４を規定するマスク６
２が得られる。
第２Ｂ図中に鎖線で示されるごとく、中央部に位置する
セル（すなわち本体５０の反復構造単位）の窓６４の中
のＰ 影領域５８がエツチングによって除去され、同時
に隣接するセルの窓の中のＰ＋形領領域５８除去される
。（簡略化のため、以下の説明は中央部に位置するセル
についてのみ行う。）この場合のエツチングは異方性ま
たは指向性のものである必要はない。適当なエツチング
技術としては、たとえば平面プラズマエツチング法が挙
げられる。
セル（すなわち本体５０の反復構造単位）の窓６４の中
のＰ 影領域５８がエツチングによって除去され、同時
に隣接するセルの窓の中のＰ＋形領領域５８除去される
。（簡略化のため、以下の説明は中央部に位置するセル
についてのみ行う。）この場合のエツチングは異方性ま
たは指向性のものである必要はない。適当なエツチング
技術としては、たとえば平面プラズマエツチング法が挙
げられる。
次に、第２０図に示されるごとく、窓６４を□
通してＮ彫工細物（たとえばリン）を拡散させることに
よって（鎖線で示された）Ｎ 形ソース領域６６が形成
される。かかる拡散工程に際し、薄いＰ＋形領領域５８
熱的に「駆動」されて（第２Ｄ図に見られるごとく）本
体５０内によシ深く拡散する。
よって（鎖線で示された）Ｎ 形ソース領域６６が形成
される。かかる拡散工程に際し、薄いＰ＋形領領域５８
熱的に「駆動」されて（第２Ｄ図に見られるごとく）本
体５０内によシ深く拡散する。
Ｎ ソース領域６６が形成された後、第２Ｄ図に示され
るごとく、マスク６２は更に工、チ障壁としての目的に
役立つ。すなわち、マスク６２によって規定された同じ
窓６４を通してエッチ剤を作用させることによル、本体
５０の内部に向かってエツチングが施される。好適な実
施態様に従えば、かかるエッチ剤は本体５０を構成する
シリコンの結晶配向に依存するもので、そのような配向
とは（１００）である。結晶配向依存性のエッチ剤（す
なわち特定の異方性エッチ剤）は本体５０内の方向に応
じて相異なる速度でエツチングを行う結果、第２Ｄ図に
示されるごとく、（鎖線で示された）７字形の溝６８が
Ｎ＋形ソース領域６６を貫通して形成きれる。なお、平
らな底部７０が形成される場合も形成されない場合もあ
る。かかるエッチ剤はマスク６２の下方にアンダーカッ
トを生じないから、Ｎ＋形ソース領域６６が完全に除去
されてしまうことはない。その結果、マスク６２の下方
に位置するＮ＋形ソース領域６７の肩部７２がそのま＼
の状態で残される。
るごとく、マスク６２は更に工、チ障壁としての目的に
役立つ。すなわち、マスク６２によって規定された同じ
窓６４を通してエッチ剤を作用させることによル、本体
５０の内部に向かってエツチングが施される。好適な実
施態様に従えば、かかるエッチ剤は本体５０を構成する
シリコンの結晶配向に依存するもので、そのような配向
とは（１００）である。結晶配向依存性のエッチ剤（す
なわち特定の異方性エッチ剤）は本体５０内の方向に応
じて相異なる速度でエツチングを行う結果、第２Ｄ図に
示されるごとく、（鎖線で示された）７字形の溝６８が
Ｎ＋形ソース領域６６を貫通して形成きれる。なお、平
らな底部７０が形成される場合も形成されない場合もあ
る。かかるエッチ剤はマスク６２の下方にアンダーカッ
トを生じないから、Ｎ＋形ソース領域６６が完全に除去
されてしまうことはない。その結果、マスク６２の下方
に位置するＮ＋形ソース領域６７の肩部７２がそのま＼
の状態で残される。
次に、第２Ｅ図に示されるごとく、絶縁層７３を設置す
ることによって溝６８の表面が被覆される。絶縁層７３
の好適な形成方法は、それを本体５０の酸化膜として生
成させることである。
ることによって溝６８の表面が被覆される。絶縁層７３
の好適な形成方法は、それを本体５０の酸化膜として生
成させることである。
そのためには、高温下において本体５０を酸素に暴露す
ればよい。
ればよい。
次に、第２Ｆ図に示されるごとく、マスク６２の一部を
選択的に除去することによって開ロア５が形成される。
選択的に除去することによって開ロア５が形成される。
これはホトリソグラフィによって達成される。
その後、第２Ｆ図の構造物の上面全体を覆うように金属
被膜が設置され、次いで第２Ｇ図に示されるごとくにか
かる金属被膜の一部が選択的に除去される。残留する金
属被膜７４はゲート電極を構成し、また残留する金属被
膜７６はＰ＋形領領域５８接触したソース電極を構成す
る。最後に、Ｎ＋形ドレイン領域５２の下面に金属被膜
７８を設置してドレイン電極を形成すれば、完成したＭ
ＯＳ ＦＩＴ ８０が得られる。
被膜が設置され、次いで第２Ｇ図に示されるごとくにか
かる金属被膜の一部が選択的に除去される。残留する金
属被膜７４はゲート電極を構成し、また残留する金属被
膜７６はＰ＋形領領域５８接触したソース電極を構成す
る。最後に、Ｎ＋形ドレイン領域５２の下面に金属被膜
７８を設置してドレイン電極を形成すれば、完成したＭ
ＯＳ ＦＩＴ ８０が得られる。
かかるＭＯＳ ＦＫＴ ８０の場合、Ｐ＋十形領域５８
たとえば部位ＥにおいてＰ形ベース領域５６とＮ＋形ソ
ース領域６６との電気的短絡部を形成するので有利であ
る。この電気的短絡部は３つの構成部分を有している。
たとえば部位ＥにおいてＰ形ベース領域５６とＮ＋形ソ
ース領域６６との電気的短絡部を形成するので有利であ
る。この電気的短絡部は３つの構成部分を有している。
第１の構成部分はＰ 影領域５８とＮ＋形ソース領域６
６との間の接合８２である。上記領域の各々は高い不純
物濃度（すなわち約１０１９不純物原子数／ ｃｍ ”
を越える不純物濃度）を有するから、接合８２はトンネ
ル接合を形成する。トンネル接合８２は、少なくとも正
常な素子動作に際しては、Ｎ＋形ソース領域６６とＰ＋
十形領域５８の間の低抵抗接続手段を構成する。なおト
ンネル接合については、たとえば、ニス・エム・セー（
Ｓ、Ｍ、日ｚｅ）著ｒフィジックス・オン・セミコンダ
クタ・デバイシズ（Ｐｈｙｓｉｃｓ ’ｏｆ ８ｅｍｉ
ｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ ）Ｊ （＝ 、
−ヨーク、ワイリー・インターサイエンス社、１９６９
年）の第４章に詳しく述べられている。部位Ｅにおける
電気的短絡部の第２の構成部分は、Ｐ形ベース領域５６
とＰ＋十形領域５８の間の接合８４である。正孔はＰ形
ベース領域５６からＰ 影領域５８に向かって自由に通
過できるから、接合８４はＰ形ベース領域５６とＰ＋十
形領域５８の間の低抵抗導電路を構成する。部位Ｅにお
ける電気的短絡部の第３の構成部分は、部位Ｅの近傍で
トンネル接合８２と接合８４との間に位置する部分のＰ
＋十形領域５８ら成る。すなわち、Ｐ 影領域５８は高
い不純物濃度を有するので、トンネル接合面８２と接合
面８４との間に低抵抗の導電路を構成するわけである。
６との間の接合８２である。上記領域の各々は高い不純
物濃度（すなわち約１０１９不純物原子数／ ｃｍ ”
を越える不純物濃度）を有するから、接合８２はトンネ
ル接合を形成する。トンネル接合８２は、少なくとも正
常な素子動作に際しては、Ｎ＋形ソース領域６６とＰ＋
十形領域５８の間の低抵抗接続手段を構成する。なおト
ンネル接合については、たとえば、ニス・エム・セー（
Ｓ、Ｍ、日ｚｅ）著ｒフィジックス・オン・セミコンダ
クタ・デバイシズ（Ｐｈｙｓｉｃｓ ’ｏｆ ８ｅｍｉ
ｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ ）Ｊ （＝ 、
−ヨーク、ワイリー・インターサイエンス社、１９６９
年）の第４章に詳しく述べられている。部位Ｅにおける
電気的短絡部の第２の構成部分は、Ｐ形ベース領域５６
とＰ＋十形領域５８の間の接合８４である。正孔はＰ形
ベース領域５６からＰ 影領域５８に向かって自由に通
過できるから、接合８４はＰ形ベース領域５６とＰ＋十
形領域５８の間の低抵抗導電路を構成する。部位Ｅにお
ける電気的短絡部の第３の構成部分は、部位Ｅの近傍で
トンネル接合８２と接合８４との間に位置する部分のＰ
＋十形領域５８ら成る。すなわち、Ｐ 影領域５８は高
い不純物濃度を有するので、トンネル接合面８２と接合
面８４との間に低抵抗の導電路を構成するわけである。
上記の３つの構成部分が集まってＰ形ベース領域５６と
Ｎ＋形ソース領域６６との間に低抵抗の導電路を形成す
る結果、部位Ｅにおいてはそれらの領域間に電気的短絡
部が得られることになる。
Ｎ＋形ソース領域６６との間に低抵抗の導電路を形成す
る結果、部位Ｅにおいてはそれらの領域間に電気的短絡
部が得られることになる。
トンネル接合８２はＮ＋形ソース領域６６とソース電極
７６との間の低抵抗導電路の一部でもあって、かかる導
電路はやけシボ細物濃度の高いＰ十形領域５８を含んで
いる。Ｐ＋十形領域５８高い不純物濃度のために導電性
を有するから、ソース電極７６は孤立した部位において
それに接触してさえすればよい。
７６との間の低抵抗導電路の一部でもあって、かかる導
電路はやけシボ細物濃度の高いＰ十形領域５８を含んで
いる。Ｐ＋十形領域５８高い不純物濃度のために導電性
を有するから、ソース電極７６は孤立した部位において
それに接触してさえすればよい。
ＭＯＳ Ｆ］ｌｉＴ ８０は、前述のごとき従来のＭＯ
８ＦＥｉＴ １０に比べて顕著な利点を有している。先
ず第一に、Ｎ＋形ソース領域６６の長さが従来のものに
比べて著しく短縮されている。なぜなら、肩部７２を除
くＮ＋ソース領域６６の全てがエツチングによって除去
されているからである。従って、部位Ｅにおける電気的
短絡部は極めて効果的である。なぜなら、距離Ｄ−Ｅが
短かいため、部位りから部位鵞に向かってＰ形ソース領
域５６内を流れる正孔電流は僅かな電圧降下しか生じな
いからである。そのため、Ｐ形ベース領域５６とＮ 形
ソース領域６６との間（たとえば部位りおよび？の間）
のＰＭ接合８６のいずれかの部分が過度の順方向バイア
スを受けることは起こシそうにない。
８ＦＥｉＴ １０に比べて顕著な利点を有している。先
ず第一に、Ｎ＋形ソース領域６６の長さが従来のものに
比べて著しく短縮されている。なぜなら、肩部７２を除
くＮ＋ソース領域６６の全てがエツチングによって除去
されているからである。従って、部位Ｅにおける電気的
短絡部は極めて効果的である。なぜなら、距離Ｄ−Ｅが
短かいため、部位りから部位鵞に向かってＰ形ソース領
域５６内を流れる正孔電流は僅かな電圧降下しか生じな
いからである。そのため、Ｐ形ベース領域５６とＮ 形
ソース領域６６との間（たとえば部位りおよび？の間）
のＰＭ接合８６のいずれかの部分が過度の順方向バイア
スを受けることは起こシそうにない。
その結果、ＭＯＳ ＭＢＴ ８０内の寄生的なバイポー
ラトランジスタ（すなわちＮ影領域５４、Ｐ形ベース領
域５６およびＮ＋形ソース領域６６によって構成される
トランジスタ）がターンオンする可能性は大幅に低減す
るのである。
ラトランジスタ（すなわちＮ影領域５４、Ｐ形ベース領
域５６およびＮ＋形ソース領域６６によって構成される
トランジスタ）がターンオンする可能性は大幅に低減す
るのである。
また、本発明に従って製造されるＭＯＥＩ ＦＥＴにお
いては、現行の加工技術を使用しながらセル寸法を縮小
させることが可能である。典型的なＭＯ８ＦＩＣＴの場
合、かかる寸法縮小の割合は約５０係にも上る。その結
果、製造時における使用可能なＭＯＳ ７Ｈ！Ｔの歩留
りは劇的に向上し、従ってそれらのＭＯＳ ＦＥＴはよ
シ安価なものとなる。更にまた、寸法縮小の結果として
、定格５００ｖのＭＯＳ ＩＦＩｌｔＴの電流容量は約
３０係増加し、また定格５０７のＭＯＳ １？’Ｈ！Ｔ
の電流容量は約１００係増加する。それ故、一定の用途
について比較すれば、従来の方法によって製造されるＭ
ＯＳ ＦＥＴよシも、本発明に従って製造される小形か
つ安価なＭＯＳ ＩＦＦｔＴＯ方が要望されることにな
る。
いては、現行の加工技術を使用しながらセル寸法を縮小
させることが可能である。典型的なＭＯ８ＦＩＣＴの場
合、かかる寸法縮小の割合は約５０係にも上る。その結
果、製造時における使用可能なＭＯＳ ７Ｈ！Ｔの歩留
りは劇的に向上し、従ってそれらのＭＯＳ ＦＥＴはよ
シ安価なものとなる。更にまた、寸法縮小の結果として
、定格５００ｖのＭＯＳ ＩＦＩｌｔＴの電流容量は約
３０係増加し、また定格５０７のＭＯＳ １？’Ｈ！Ｔ
の電流容量は約１００係増加する。それ故、一定の用途
について比較すれば、従来の方法によって製造されるＭ
ＯＳ ＦＥＴよシも、本発明に従って製造される小形か
つ安価なＭＯＳ ＩＦＦｔＴＯ方が要望されることにな
る。
本発明に基づく上記のごときＭＯ８ＦＩＴ ８０の製造
方法は、たとえば、好適な結晶配向依存性エッチ剤以外
の異方性工、チ剤を使用するように変更することもでき
る。ただし、かかる異方性エッチ剤はＮ 形ソース領域
６６の肩部７２をそのま＼の状態で残すようなものでな
ければならない。
方法は、たとえば、好適な結晶配向依存性エッチ剤以外
の異方性工、チ剤を使用するように変更することもでき
る。ただし、かかる異方性エッチ剤はＮ 形ソース領域
６６の肩部７２をそのま＼の状態で残すようなものでな
ければならない。
適当な異方性工、、チ剤の実例としては、垂直方向に平
行化（コリメート）された反応性イオンビームおよび平
面プラズマエツチング剤が挙げられる。
行化（コリメート）された反応性イオンビームおよび平
面プラズマエツチング剤が挙げられる。
これらのエッチ剤はＶ字形よシもむしろＵ字形の溝６８
（第２Ｄ図）を形成する傾向がある。これらのエッチ剤
を使用する場合には、好適な結向配向依存性エッチ剤の
場合のように半導体本体が（１００）の結晶配向を有す
ることは必要でない。
（第２Ｄ図）を形成する傾向がある。これらのエッチ剤
を使用する場合には、好適な結向配向依存性エッチ剤の
場合のように半導体本体が（１００）の結晶配向を有す
ることは必要でない。
本発明に基づく上記のごときＭＯＳ ）Ｐｌ！ｉＴ ８
０（第２Ｇ図）の製造方法の別の変更例においては、金
属被膜の代シに導電性の耐火性材料からゲート電極７４
を形成することもできる。適当な耐火性材料としては、
高濃度の不純物を添加した多結晶質シリコン、ケイ化モ
リブデンおよびケイ化タングステンが挙げられる。多結
晶質シリコンを使用する場合、上記のごとき本発明方法
はたとえば次のように変更すればよい。第２１Ｉｉ図の
絶縁層７３を形成した後、第２Ｅ図に示された構造物の
上面に多結晶質シリコン層（図示せず）が設置される。
０（第２Ｇ図）の製造方法の別の変更例においては、金
属被膜の代シに導電性の耐火性材料からゲート電極７４
を形成することもできる。適当な耐火性材料としては、
高濃度の不純物を添加した多結晶質シリコン、ケイ化モ
リブデンおよびケイ化タングステンが挙げられる。多結
晶質シリコンを使用する場合、上記のごとき本発明方法
はたとえば次のように変更すればよい。第２１Ｉｉ図の
絶縁層７３を形成した後、第２Ｅ図に示された構造物の
上面に多結晶質シリコン層（図示せず）が設置される。
かかる多結晶質シリコン層に高濃度の不純物を添加する
ことによって導電性を付与した後、パターン形成によっ
てソース電極用の所望部位から多結晶質シリコン層が除
去される。次いで、高温下で酸素に暴露することによっ
て多結晶質シリコン層上に酸化膜が生成され、そして開
ロア５（第２Ｆ図）と同様な開口が形成される。最後に
、こうして得られた構造物の上面に金属被膜を設置する
ことによってソース電極がされる。
ことによって導電性を付与した後、パターン形成によっ
てソース電極用の所望部位から多結晶質シリコン層が除
去される。次いで、高温下で酸素に暴露することによっ
て多結晶質シリコン層上に酸化膜が生成され、そして開
ロア５（第２Ｆ図）と同様な開口が形成される。最後に
、こうして得られた構造物の上面に金属被膜を設置する
ことによってソース電極がされる。
本発明はＭＯＳ ＦＥｉＴ以外の半導体素子に対しても
適用することができる。適用可能な半導体素子の実例と
しては、第３図に示されるような絶縁ゲート形整流器（
工ＧＲ） ｑ ｏが挙げられる。かかるＩＧＲ９０は、
ＭＯＳ ＩＰＫＴ ８０のＮ 形ドレイン領域５２の代
りにＰ 影領域９２を含んでいる。このような置換さえ
行えば、上記のごとき本発明方法□冒 を工ＧＲ９０に対して適用することができる。
適用することができる。適用可能な半導体素子の実例と
しては、第３図に示されるような絶縁ゲート形整流器（
工ＧＲ） ｑ ｏが挙げられる。かかるＩＧＲ９０は、
ＭＯＳ ＩＰＫＴ ８０のＮ 形ドレイン領域５２の代
りにＰ 影領域９２を含んでいる。このような置換さえ
行えば、上記のごとき本発明方法□冒 を工ＧＲ９０に対して適用することができる。
工ＧＲ９０のごときＩＧＲ素子の構造および動作の詳細
は、前述の米国特許出願第２１２１８１号明細書中に記
載されている。
は、前述の米国特許出願第２１２１８１号明細書中に記
載されている。
工ＧＲ９０に関して本発明がもたらす利点は、ＭＯＳ
ＦＢＴ ８０に関する上記の利点と同様である。
ＦＢＴ ８０に関する上記の利点と同様である。
詳しく述べれば、Ｎ影領域９４、Ｐ影領域９６およびＮ
＋形領領域９７よって構成される工ＧＲ９０内の寄生的
なＩＩＪＰＮ ）ランジスタは、寄生的なＰＮＰトラン
ジスタ（すなわちＰ＋形領領域９２Ｎ影領域９４および
Ｐ影領域９６によって構成されるトランジスタ）とサイ
リスタ的に接続逼れている。
＋形領領域９７よって構成される工ＧＲ９０内の寄生的
なＩＩＪＰＮ ）ランジスタは、寄生的なＰＮＰトラン
ジスタ（すなわちＰ＋形領領域９２Ｎ影領域９４および
Ｐ影領域９６によって構成されるトランジスタ）とサイ
リスタ的に接続逼れている。
そのため、ＭＰＮ ）ランジスタ（すなわち上方のトラ
ンジスタ）がターンオンすると、これらの寄生トランジ
スタは電流導通状態にラッチされることがある。ＩＧＲ
９０がひとたびラッチされると、ゲート電極９８による
電流レベルの制御能力は完全に失われてしまう。工Ｇ１
９０が能動状態または電流導通状態にある場合には、工
ＧＲ２０がラッチされる危険性は常に存在する。本発明
は、ＮＰＮ ）ランジスタが過度の能動状態になるのを
防止することによってそのような危険性を大幅に低減さ
せる。
ンジスタ）がターンオンすると、これらの寄生トランジ
スタは電流導通状態にラッチされることがある。ＩＧＲ
９０がひとたびラッチされると、ゲート電極９８による
電流レベルの制御能力は完全に失われてしまう。工Ｇ１
９０が能動状態または電流導通状態にある場合には、工
ＧＲ２０がラッチされる危険性は常に存在する。本発明
は、ＮＰＮ ）ランジスタが過度の能動状態になるのを
防止することによってそのような危険性を大幅に低減さ
せる。
なぜなら、ＰＮ接合１００に沿ったＰ影領域９６内の距
離Ｈ−１が短かいため、（たとえば部位■およびＪの間
の）ＰＮ接合１０口が過度の順方向バイアスを受けるこ
とはあり得ない。その上、従来の方法によって製造され
る工ＧＨに比べて工ＧＲ９０ではセル寸法を縮小させる
こともできるため、工ＧＲ９０のよし経済的な製造およ
び電流容量の増大が可能となる。
離Ｈ−１が短かいため、（たとえば部位■およびＪの間
の）ＰＮ接合１０口が過度の順方向バイアスを受けるこ
とはあり得ない。その上、従来の方法によって製造され
る工ＧＨに比べて工ＧＲ９０ではセル寸法を縮小させる
こともできるため、工ＧＲ９０のよし経済的な製造およ
び電流容量の増大が可能となる。
本発明に基づ＜ ＭＯＳ ＦＩＴ ８０の製造方法に対
する上記のごとき変更例は、工ＧＲ９０に対しても全く
同様に適用することができる。
する上記のごとき変更例は、工ＧＲ９０に対しても全く
同様に適用することができる。
今度は、ＭＯＳ ＩＦＩＩｉＴのもう１つの好適な製造
方法を図示する第４Ａ〜４１ｅ図の実施態様に関連して
本発明を説明しよう。先ず最初に、第４Ａ図に示される
ごとく、通例はシリコンから成る半導体本体２００が用
意される。かかる本体２０口は、通例、基板から成るＮ
形ドレイン領域２０２および通例はＮ 形ドレイン領
域２０２上にエピタキシャル成長式せたＮ影領域２０４
を含んでいるこのような構造は電力用のＭＯＥＩ ＦＩ
Ｔにおいて典型的なものであるが、本発明は電力用でな
い素子に対しても適用することができる。
方法を図示する第４Ａ〜４１ｅ図の実施態様に関連して
本発明を説明しよう。先ず最初に、第４Ａ図に示される
ごとく、通例はシリコンから成る半導体本体２００が用
意される。かかる本体２０口は、通例、基板から成るＮ
形ドレイン領域２０２および通例はＮ 形ドレイン領
域２０２上にエピタキシャル成長式せたＮ影領域２０４
を含んでいるこのような構造は電力用のＭＯＥＩ ＦＩ
Ｔにおいて典型的なものであるが、本発明は電力用でな
い素子に対しても適用することができる。
次いで、本体２００の上面２０５に絶縁層２０６が設置
されるが、これは本体２００上に酸化膜を生成させるこ
とによって行うのが適当である。次に、絶縁層２０６上
に（部分的に切欠いた状態で示される）導電性の耐火性
材料２０８が設置される。かかる耐火性材料がたとえば
多結晶質シリコンから成る場合には、それに高濃度の不
純物を添加することによって導電性が付与される。
されるが、これは本体２００上に酸化膜を生成させるこ
とによって行うのが適当である。次に、絶縁層２０６上
に（部分的に切欠いた状態で示される）導電性の耐火性
材料２０８が設置される。かかる耐火性材料がたとえば
多結晶質シリコンから成る場合には、それに高濃度の不
純物を添加することによって導電性が付与される。
その後、好ましくは耐火性材料２０８の上面に絶縁層２
１０が設置される。耐火性材料２０８が多結晶質シリコ
ンから成る場合、絶縁層２１０はその上に生成させた酸
化膜から形成するのが適当である。最後に、絶縁層２１
０が存在するならばその上に、さもなければ耐火性材料
２０８上に層２１１が設置される。かかる層２１１は、
下記の加工工程に際して二酸化シリコ、とおよびシリコ
ノを工、テングするエッチ剤ピ対して抵抗性を持った材
料（たとえば酸化アルミニウム）から成る。
１０が設置される。耐火性材料２０８が多結晶質シリコ
ンから成る場合、絶縁層２１０はその上に生成させた酸
化膜から形成するのが適当である。最後に、絶縁層２１
０が存在するならばその上に、さもなければ耐火性材料
２０８上に層２１１が設置される。かかる層２１１は、
下記の加工工程に際して二酸化シリコ、とおよびシリコ
ノを工、テングするエッチ剤ピ対して抵抗性を持った材
料（たとえば酸化アルミニウム）から成る。
次いで、通常のホトリソグラフィに従って層２０６．２
０８．２１０および２１１にパターン形成を施すことに
よシ、第４Ｂ図に見られるようなマスク２１６が州られ
る。かかるマスク２１６は窓２１７を規定していて、か
かる窓２１７を通してＰ形の不純物を拡散させることに
よって（鎖線で示された）Ｐ形ソース領域２１８を形成
する際には拡散障壁として役立つ。
０８．２１０および２１１にパターン形成を施すことに
よシ、第４Ｂ図に見られるようなマスク２１６が州られ
る。かかるマスク２１６は窓２１７を規定していて、か
かる窓２１７を通してＰ形の不純物を拡散させることに
よって（鎖線で示された）Ｐ形ソース領域２１８を形成
する際には拡散障壁として役立つ。
次に、第４Ｃ図に示されるごとく、窓２１７を通してＮ
形の不純物を拡散させることによって（鎖線で示された
）Ｎ＋形ソース領域２２０が形成される。Ｎ＋形ソース
領域２２０は横方向に沿って見れば耐火性材料２０８の
下方にまで（すなわち領域２２２内にまで）広がってい
るが、その距離はＮ彫工細物が垂直方向に后って拡散し
た距離にほぼ等しい。このよう表拡散は酸化雰囲気中に
おいて高温下で行われる。その結果、耐火性材料２０８
の（第・、４Ｂ図に示された）露出面２１９は酸化され
るから【耐火性材料２０８は第４０図に示されるごとく
絶縁材によって包囲されることになる。同様に、（第４
Ｂ図に示された）本体表面２０５の露出部分も酸化され
、それによって（第４Ｃ図に示されるごとく）酸化Ｊ１
２２１が形成される。
形の不純物を拡散させることによって（鎖線で示された
）Ｎ＋形ソース領域２２０が形成される。Ｎ＋形ソース
領域２２０は横方向に沿って見れば耐火性材料２０８の
下方にまで（すなわち領域２２２内にまで）広がってい
るが、その距離はＮ彫工細物が垂直方向に后って拡散し
た距離にほぼ等しい。このよう表拡散は酸化雰囲気中に
おいて高温下で行われる。その結果、耐火性材料２０８
の（第・、４Ｂ図に示された）露出面２１９は酸化され
るから【耐火性材料２０８は第４０図に示されるごとく
絶縁材によって包囲されることになる。同様に、（第４
Ｂ図に示された）本体表面２０５の露出部分も酸化され
、それによって（第４Ｃ図に示されるごとく）酸化Ｊ１
２２１が形成される。
次に、第４Ｄ図に示されるごとく、Ｎ 形ソース領域２
２０の形成用の拡散窓として使用されたものと同じ窓２
１７を通して酸化膜２２１に（下記のごとき）異方性エ
ッチ剤が作用させられる。かかるエッチ剤は酸化膜２２
１を除去した後、Ｍ＋形ソース領域２２０の肩部２２３
をそのま＼の状態で残しながら少なくともＮ＋形ソース
領域２２０の実質的に全部を除去する。好適な実施態様
に従えば、かかるエッチ剤は垂直方向に平行化された反
応性イオンビームまたは平面プラズマエツチング剤から
成シ、そしてほぼＵ字形の溝２２４を形成する。あるい
はまた、先ず上記エッチ剤の一方を用いて酸化膜２２１
を除去し、次いで結晶配向依存性エッチ剤（たとえば水
酸化カリウムおよびイソプロパツールの約３：１の混合
物）を用いて本体２００の内部へ向かう工、テングを施
すことによシ、７字形の溝（図示せず）を形成すること
もできる。この場合、本体２００は（１００）の結晶配
向を有することが必要である。また、（少なくとも層２
１１が酸化アルミニウムから成る場合には）層２１１は
（少なくとも結晶配向依存性エッチ剤が水酸化カリウム
を含む場合には）結晶配向依存性エッチ剤によって除去
されるから、絶縁層２１０（第４Ａ図）が存在すること
も必要でおる。
２０の形成用の拡散窓として使用されたものと同じ窓２
１７を通して酸化膜２２１に（下記のごとき）異方性エ
ッチ剤が作用させられる。かかるエッチ剤は酸化膜２２
１を除去した後、Ｍ＋形ソース領域２２０の肩部２２３
をそのま＼の状態で残しながら少なくともＮ＋形ソース
領域２２０の実質的に全部を除去する。好適な実施態様
に従えば、かかるエッチ剤は垂直方向に平行化された反
応性イオンビームまたは平面プラズマエツチング剤から
成シ、そしてほぼＵ字形の溝２２４を形成する。あるい
はまた、先ず上記エッチ剤の一方を用いて酸化膜２２１
を除去し、次いで結晶配向依存性エッチ剤（たとえば水
酸化カリウムおよびイソプロパツールの約３：１の混合
物）を用いて本体２００の内部へ向かう工、テングを施
すことによシ、７字形の溝（図示せず）を形成すること
もできる。この場合、本体２００は（１００）の結晶配
向を有することが必要である。また、（少なくとも層２
１１が酸化アルミニウムから成る場合には）層２１１は
（少なくとも結晶配向依存性エッチ剤が水酸化カリウム
を含む場合には）結晶配向依存性エッチ剤によって除去
されるから、絶縁層２１０（第４Ａ図）が存在すること
も必要でおる。
最後に、第４Ｄ図の構造物の上面および下面に金属被膜
２２６および２２７をそれぞれ設置することにより、第
４Ｅ図に示されるようなＭＯＳＦＥＴ ２２８が得られ
る。ＭＯＳ ＬＩＰＥＴ ２２ Ｂにおける電気的短絡
部は部位Ａに存在するわけであって、そこではＰ形ソー
ス領域２１８とＮ 形ソース領域２２０とが金属被膜２
２６によって電気的に接続されている。
２２６および２２７をそれぞれ設置することにより、第
４Ｅ図に示されるようなＭＯＳＦＥＴ ２２８が得られ
る。ＭＯＳ ＬＩＰＥＴ ２２ Ｂにおける電気的短絡
部は部位Ａに存在するわけであって、そこではＰ形ソー
ス領域２１８とＮ 形ソース領域２２０とが金属被膜２
２６によって電気的に接続されている。
ビー・ジエー・バリガ（Ｂ、 Ｊ、 Ｂａｌｉｇａ ）
の論文「シリコン電力用電界制御素子および集積回
路」（ディー・カー７（１）、 Ｋａｈｎｇ ）編［シ
リコン・インテグレーテッド・カーキ、ツ：バートＢ
（５１１１・ｃｏｎ Ｉｎｔｅｇｒａｔｅｄ Ｏｌｒａ
ｕｉｔｇ ： Ｐａｒｔ Ｂ ）Ｊ 、二ｒ、、 −ヨ
ーク、アカデミツク・プレス刊（１９８１年）、２０９
〜２２８頁）中に詳しく述べられている通シ、ＭＯＳ
ＦＩＴ ２２８に関する先行技術は基本的に見ると（第
１Ａ図に示されかつ上記に述べられた）従来のＭＯＳ
１ＰＩＩＣＴ １０と同じ欠点を有している。それらの
欠点としては、大きい長さを持ったソース領域を含むこ
と、電気的短絡部を形成するために微妙な位置合せ工程
が必要であること、および電気的短絡部を形成するため
によシ多くの加工工程が必要であることが挙げられる。
の論文「シリコン電力用電界制御素子および集積回
路」（ディー・カー７（１）、 Ｋａｈｎｇ ）編［シ
リコン・インテグレーテッド・カーキ、ツ：バートＢ
（５１１１・ｃｏｎ Ｉｎｔｅｇｒａｔｅｄ Ｏｌｒａ
ｕｉｔｇ ： Ｐａｒｔ Ｂ ）Ｊ 、二ｒ、、 −ヨ
ーク、アカデミツク・プレス刊（１９８１年）、２０９
〜２２８頁）中に詳しく述べられている通シ、ＭＯＳ
ＦＩＴ ２２８に関する先行技術は基本的に見ると（第
１Ａ図に示されかつ上記に述べられた）従来のＭＯＳ
１ＰＩＩＣＴ １０と同じ欠点を有している。それらの
欠点としては、大きい長さを持ったソース領域を含むこ
と、電気的短絡部を形成するために微妙な位置合せ工程
が必要であること、および電気的短絡部を形成するため
によシ多くの加工工程が必要であることが挙げられる。
これらの欠点は本発明の上記実施態様に従えば全て解消
されるのである。
されるのである。
上記実施態様の好適な変更例においては、トンネル接合
面の使用によって信頼度のよシ高い電気的短絡部を形成
することもできる。そのためには、第４Ｄ図に示された
エツチング工程の完了後、Ｐ形の不純物を拡散させるこ
とによって（第４Ｆ図中に鎖線で示された）Ｐ＋形領領
域２３０形成すればよい。Ｐ＋形領領域２３０よびＮ十
形ソース領域２２０はいずれも高い不純物濃度を有する
から、両者間の接合２３１はトンネル接合面を成す。そ
の結果、第２ｑ図のＭＯＳ ＩＦＥ’ｌ” ８０内の部
位Ｅにおける電気的短絡部の場合と同様に、トンネル接
合２３１に隣接した部位ＧにＰ形ソース領域２１８とＮ
形ソース領域２２０との間の電気的短絡部が存在する
ことになる。次に、第４Ｆ図の構造物の上面および下面
に金属被膜２３４および２３６をそれぞれ設置すること
によシ、第４Ｇ図に示されるようなＭＯＳ Ｆｌ！ｔＴ
２３８が得られる。
面の使用によって信頼度のよシ高い電気的短絡部を形成
することもできる。そのためには、第４Ｄ図に示された
エツチング工程の完了後、Ｐ形の不純物を拡散させるこ
とによって（第４Ｆ図中に鎖線で示された）Ｐ＋形領領
域２３０形成すればよい。Ｐ＋形領領域２３０よびＮ十
形ソース領域２２０はいずれも高い不純物濃度を有する
から、両者間の接合２３１はトンネル接合面を成す。そ
の結果、第２ｑ図のＭＯＳ ＩＦＥ’ｌ” ８０内の部
位Ｅにおける電気的短絡部の場合と同様に、トンネル接
合２３１に隣接した部位ＧにＰ形ソース領域２１８とＮ
形ソース領域２２０との間の電気的短絡部が存在する
ことになる。次に、第４Ｆ図の構造物の上面および下面
に金属被膜２３４および２３６をそれぞれ設置すること
によシ、第４Ｇ図に示されるようなＭＯＳ Ｆｌ！ｔＴ
２３８が得られる。
本発明の上記実施態様はＭＯＳ ＦＩＴ以外の半導体素
子に対しても適用することができる。適用可能な半導体
素子の実例としては、第５図に示されるような絶縁ゲー
ト形整流器（工ＧＲ） ２４ｏが挙げられる。かかる工
ＧＲ２４０は、ＭＯＳ Ｆ’１ｌｌＴ ２ ！１８のＮ
＋十形レイン領域２０２の代シにＰ＋形領領域２４２含
まれる１、点を別にすればＭＯＳ ＦＥＴ ２３８（第
４Ｇ図）と同等のものである。このような置換さえ行え
ば、上記実施態様に基づく本発明方法をＩＧＲ２４０に
対して適用することができる。
子に対しても適用することができる。適用可能な半導体
素子の実例としては、第５図に示されるような絶縁ゲー
ト形整流器（工ＧＲ） ２４ｏが挙げられる。かかる工
ＧＲ２４０は、ＭＯＳ Ｆ’１ｌｌＴ ２ ！１８のＮ
＋十形レイン領域２０２の代シにＰ＋形領領域２４２含
まれる１、点を別にすればＭＯＳ ＦＥＴ ２３８（第
４Ｇ図）と同等のものである。このような置換さえ行え
ば、上記実施態様に基づく本発明方法をＩＧＲ２４０に
対して適用することができる。
以上、特定の実施態様に関連して本発明を記載したが、
様々な変更や修正を加え得ることは当業者にとって自明
であろう。たとえば、Ｎ形材料の代如にＰ形材料を使用
しかつＰ形材料の代シにＮ形材料を使用することによジ
、相補的な半導体素子を製造することもできる。また、
本明細書中で言うＭＯＳ Ｆｌ！ｉＴはあらゆる形態の
絶縁ゲート形電界効果トランジスタを包括するものであ
る。更にまた、本明細書中で言う拡散工程には、不純物
原子を半導体ウェーハの内部深くに拡散させるのに先立
ってイオン注入（すなわち半導体ウェーハ内に不純物原
子を注入する技術）を実施する工程が含まれていてもよ
い。それ故、前記特許請求の範囲は本発明の精神および
範囲から逸脱しないものであればかかる変更や修正の全
てを包含することが意図されている点を理解すべきであ
る。
様々な変更や修正を加え得ることは当業者にとって自明
であろう。たとえば、Ｎ形材料の代如にＰ形材料を使用
しかつＰ形材料の代シにＮ形材料を使用することによジ
、相補的な半導体素子を製造することもできる。また、
本明細書中で言うＭＯＳ Ｆｌ！ｉＴはあらゆる形態の
絶縁ゲート形電界効果トランジスタを包括するものであ
る。更にまた、本明細書中で言う拡散工程には、不純物
原子を半導体ウェーハの内部深くに拡散させるのに先立
ってイオン注入（すなわち半導体ウェーハ内に不純物原
子を注入する技術）を実施する工程が含まれていてもよ
い。それ故、前記特許請求の範囲は本発明の精神および
範囲から逸脱しないものであればかかる変更や修正の全
てを包含することが意図されている点を理解すべきであ
る。
第１Ａ図は従来のＭＯＳ ＦＥＴの概略断面図、第１Ｂ
および１０図は第１Ａ図のＭＯＳ Ｆ’ＢＴの従来の製
造方法の特定工程を示す第１Ａ図と同様な図、第２Ａ〜
２Ｇ図は本発明に基づ（ＭＯＳ ＰＥＴの製造方法の特
定工程を示す概略断面図、第３図は本発明に基づく別種
の半導体素子を示す第２Ｇ図と同様な図、第４Ａ〜４Ｇ
図は本発明に基づ＜ ＭＯＳＦＥＴの製造方法の第２の
実施態様を示す第２Ａ〜２Ｇ図と同様な図、そして第５
図は本発明に基づく別種の半導体素子を示す第４Ｇ図と
同様な図である。 図中、５０は半導体本体、５２はＮ＋十形レイン領域、
５４はＮ形領穢、５６はＰ形ソース領域、５８はＰ 影
領域、６０は上面、６２はマスク、６４は窓、６６はＮ
＋十形−ス領域、６８は溝、７２け肩部、７３け絶縁層
、７４はゲート電極、７５は開口、７６はソース電極、
７８はドレイン電極、８０はＭＯＳ Ｉ＋’ＥＴ 、
８２はトンネル接合、８４は接合、８６はＰＮ接合、９
０はＩＧＲ，９２はＰ＋形領領域９４はＮ影領域、９６
けＰ影領域、９７はＮ＋形領領域９８はゲート電極、１
００はＰＮ接合、２００は半導体本体、２０２はＮ＋十
形レイン領域、２０４は翼形領域、２０６は絶縁層、２
０８は耐火性材料の層、２１Ωは絶縁層、２１１は酸化
アルミニウムの層、２１６はマスク、２１７は窓、２１
８はＰ形ベース領域、２２０はＮ＋形ソース領域、２２
１は酸化膜、２２５は肩部、２２４は溝、２２６および
２２７は金属被膜、２２８はＭＯＢ ＦＩＩＩＴ、 ２
３０はＰ＋形領領域２３１はトンネル接合、２３４およ
び２３６は金属被膜、２３８はＭＯＢ ＰＥＴ、 ２４
０は工ＧＲ，２４２はＰ＋形領領域そして２４４はＮ影
領域を表わす。 一−−−、−一一−フ 、５１票７ｚＡ Ｉグーｔ：、 Ｅ！ｆ Ｆｆ７Ｆ −う １フか一２Ｂ ｌワ７〃３ ｊり−Ｇ−４Ａ １７７７４１’ ７７Ｉ４Ｆ ７７１４ｈ ｌツ７ア５
および１０図は第１Ａ図のＭＯＳ Ｆ’ＢＴの従来の製
造方法の特定工程を示す第１Ａ図と同様な図、第２Ａ〜
２Ｇ図は本発明に基づ（ＭＯＳ ＰＥＴの製造方法の特
定工程を示す概略断面図、第３図は本発明に基づく別種
の半導体素子を示す第２Ｇ図と同様な図、第４Ａ〜４Ｇ
図は本発明に基づ＜ ＭＯＳＦＥＴの製造方法の第２の
実施態様を示す第２Ａ〜２Ｇ図と同様な図、そして第５
図は本発明に基づく別種の半導体素子を示す第４Ｇ図と
同様な図である。 図中、５０は半導体本体、５２はＮ＋十形レイン領域、
５４はＮ形領穢、５６はＰ形ソース領域、５８はＰ 影
領域、６０は上面、６２はマスク、６４は窓、６６はＮ
＋十形−ス領域、６８は溝、７２け肩部、７３け絶縁層
、７４はゲート電極、７５は開口、７６はソース電極、
７８はドレイン電極、８０はＭＯＳ Ｉ＋’ＥＴ 、
８２はトンネル接合、８４は接合、８６はＰＮ接合、９
０はＩＧＲ，９２はＰ＋形領領域９４はＮ影領域、９６
けＰ影領域、９７はＮ＋形領領域９８はゲート電極、１
００はＰＮ接合、２００は半導体本体、２０２はＮ＋十
形レイン領域、２０４は翼形領域、２０６は絶縁層、２
０８は耐火性材料の層、２１Ωは絶縁層、２１１は酸化
アルミニウムの層、２１６はマスク、２１７は窓、２１
８はＰ形ベース領域、２２０はＮ＋形ソース領域、２２
１は酸化膜、２２５は肩部、２２４は溝、２２６および
２２７は金属被膜、２２８はＭＯＢ ＦＩＩＩＴ、 ２
３０はＰ＋形領領域２３１はトンネル接合、２３４およ
び２３６は金属被膜、２３８はＭＯＢ ＰＥＴ、 ２４
０は工ＧＲ，２４２はＰ＋形領領域そして２４４はＮ影
領域を表わす。 一−−−、−一一−フ 、５１票７ｚＡ Ｉグーｔ：、 Ｅ！ｆ Ｆｆ７Ｆ −う １フか一２Ｂ ｌワ７〃３ ｊり−Ｇ−４Ａ １７７７４１’ ７７Ｉ４Ｆ ７７１４ｈ ｌツ７ア５
Claims (1)
- 【特許請求の範囲】 ｔ 窓を規定するマスクを半導体本体の主面上に設置し
、次いで前記マスクを拡散障壁として使用しながら前記
窓を通して一導電形の不純物をネ体 前記半導体矢；ミ＝内に拡散させることによって、前記
−導電形の第１の領域を前記半導体本体内に存在する反
対導電形の第２の領域内に形成するような半導体素子の
製造方法において、前記マスクをエッチ障壁として使用
しながら前記窓を通して前記半導体本体の内部に向かう
エツチングを施すことによシ、前記第１の領域の肩部を
そのま＼の状態で残しながら少なくとも前記１の領域の
実質的に全部が除去されることを特徴とする方法。 ２ 前記半導体本体の内部に向かうエツチングを施す前
記工程が異方性エッチ剤を用いてエツチングを施すこと
から成る特許請求の範囲第１項記載の方法。 工 前記異方性エッチ剤が前記半導体本体の結晶配向に
依存する特定の方向に沿ってエツチングするエッチ剤で
ある特許請求の範囲第２項記載の方法。 生 前記第１および第２の領域を電気的に接続すること
によって両者間に電気的短絡部を形成する特許請求の範
囲第１項記載の方法。 ５ 前記第１および第２の領域を電気的に接続する前記
工程が、前記半導体本体内に反対導電形の不純物を拡散
させることにより、前記第２の領域に隣接しかつ前記第
１の領域との間にトンネル接合を形成する前記反対導電
形の第３の領域を形成することから成る特許請求の範囲
第４項記載の方法。 直 前記半導体本体が基板上にエピタキシャル層を成長
させたものから成る特許請求の範囲第１項記載の方法。 ２ 前記基板が前記−導電形を示すＭＯＢ ＩＰＥｔＴ
のドレイン領域を構成する特許請求の範囲第６項記載の
方法。 ａ 前記基板が前記反対導電形を示す絶縁ゲート形整流
器の一領域を構成する特許請求の範囲第６項記載の方法
。 ９、 前記マスクが導電性の耐火性材料および前記半導
体本体の酸化膜から成っていて、前記酸化膜が前記耐火
性材料を前記半導体本体から絶縁することからなる特許
請求の範囲第１項記載の方法。 １１ 前記−導電形がＮ形である特許請求の範囲第１
項記載の方法。 １１、 前記半導体本体がシリコンから成る特許請求
の範囲第１０項記載の方法。 １２、 順次に隣接した第１、第２、第３および第４
の領域を含んでいて、前記第１、第２および第３の領域
は交互に異なる導電形を示し、前記第１の領域には第１
の電極が電気的に接続され、前、：１へ 記載４の領域には第２の電極が電気的に接続され、かつ
前記第２の領域上にはそれから絶縁された状態で第３の
電極が設置されているような半導体素子において、前記
第１の領域が拡散深さにほぼ等しい長さを有する拡散領
域から成ることを特徴とする半導体素子。 １五 前記第１および第２の領域を電気的に接続するこ
とによって両者間に電気的短絡部が形成されている特許
請求の範囲第１２項記載の半導体素子。 １４、 前記第１の領域と反対の導電形を示す第５の
領域が包含されていて、前記第５の領域が前記第２の領
域に隣接しかつ前記第１の領域との間にトンネル接合を
形成することによって、前記第１および第２の領域の間
に電気的短絡部が形成されている特許請求の範囲第１３
項記載の半導体素子。 １５、 前記第４の領域が基板から成シかつ前記第５
の領域が前記基板上に成長させたエピタキシャル層から
成る特許請求の範囲第１２項記載の半導体素子。
□ １＆ 前記基板が前記第１の領域と同じ導電形を示すＭ
ＯＳＦＥＴ のドレイン領域を構成する特許請求の範
囲第１５項記載の半導体素子。 １７、 前記基板が前記第１の領域と反対の導電形を
示す絶縁ゲート形整流器の一領域を構成する特許請求の
範囲第１５項記載の半導体素子。 １ａ 前記第１の領域がＮ形を示す特許請求の範囲第
１２項記載の半導体素子。 １９、 前記第１、第２、第３および第４の領域がそ
れぞれシリコンから成る特許請求の範囲第１８項記載の
半導体素子。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US36731682A | 1982-04-12 | 1982-04-12 | |
| US367316 | 1982-04-12 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58202575A true JPS58202575A (ja) | 1983-11-25 |
| JPH0626253B2 JPH0626253B2 (ja) | 1994-04-06 |
Family
ID=23446680
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58063130A Expired - Lifetime JPH0626253B2 (ja) | 1982-04-12 | 1983-04-12 | 長さの短い拡散領域を含む半導体素子の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0091686B1 (ja) |
| JP (1) | JPH0626253B2 (ja) |
| DE (1) | DE3380136D1 (ja) |
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| JP2014033223A (ja) * | 2013-10-15 | 2014-02-20 | Fuji Electric Co Ltd | 炭化珪素半導体装置およびその製造方法 |
| JP2015015486A (ja) * | 2008-03-03 | 2015-01-22 | 富士電機株式会社 | トレンチゲート型半導体装置の製造方法 |
Families Citing this family (11)
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| US4503598A (en) * | 1982-05-20 | 1985-03-12 | Fairchild Camera & Instrument Corporation | Method of fabricating power MOSFET structure utilizing self-aligned diffusion and etching techniques |
| JPS62501111A (ja) * | 1984-05-02 | 1987-04-30 | インタ−ナショナル・スタンダ−ド・エレクトリック・コ−ポレイション | 半導体装置および配置 |
| EP0164095A3 (en) * | 1984-06-08 | 1987-01-07 | Eaton Corporation | Vertical bidirectional stacked power fet |
| US4622569A (en) * | 1984-06-08 | 1986-11-11 | Eaton Corporation | Lateral bidirectional power FET with notched multi-channel stacking and with dual gate reference terminal means |
| EP0202477A3 (en) * | 1985-04-24 | 1988-04-20 | General Electric Company | Method of forming an electrical short circuit between adjoining regions in an insulated gate semiconductor device |
| GB2227605A (en) * | 1989-01-30 | 1990-08-01 | Philips Electronic Associated | A vertical field effect semiconductor device |
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