JPH01128100A - エンベロープジエネレータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、電子楽器におけるエンベロープジェネレータ
のディジタル化に関するものである。

（従来の技術） 従来アナログ的な手法を多用した電子楽器においても、
各部をディジタル化する動きがあった。

エンベロープジェネレータもディジタル処理が導入し易
く、またその効果が充分に発揮される部分であると言え
る。この場合、ディジタルのエンベロープデータは最終
的にアナログの信号に変換する必要がある。Ｖ　ＯＡ　
（Ｖｏｌｔａｇｅ　ＣｏｎｔｒｏｌｌｅｄＡｍｐｌｉｆ
ｉｅｒ　：電圧制御増幅器）やＶ　ＯＦ　（Ｖｏｌｔｇ
ｅＯｏｎｔｒｏｌＩｅｄ　　Ｆｉｌｔｅｒ　：電圧制御
フィルタ）等の制御信号として利用するためである。こ
のときディジタルデータをアナログ信号に変換するため
にＤＡ変換器が使用される。最もよく使用されるＤＡ変
換器は、いわゆるＲ、−２Ｒと呼ばれる抵抗網回路で実
現したものである。抵抗値が２種類しか無いので作シ易
く集積化に適している。実際、ＩＣ化され容易に使用で
きるものが供給されるようになってきている。

（発明が解決しようとする問題点） さて、なめらかなエンベロープを得るためには、直線量
子化で１０〜１２ビット以上の分解能が必要である。し
かしながら高分解能・高精度となると、製造上の難度も
高くなシ高価になってしまうのが現状である。汎用の回
路部品を利用して安価にディジタルデータをアナログ信
号に変換する方法として、サンプリング周期毎にコンデ
ンサを充電し、ディジタルデータに対応する時間だけ放
電したときの端子電圧をもって出力とする手段がある。

この場合、指数関数的な変換特性を示すのでエンベロー
プデータ発生アルゴリズムの簡素化が計れる。しかし、
ディジタルデータとアナログ信号との大小関係が一致せ
ず、また原理的に１０１の表現ができない欠点がある。

本発明は、汎用の回路部品を利用した簡単な構成ながら
エンベロープのディジタルデータを正しくアナログのエ
ンベロープ信号に変換することのできる手法を与えるこ
とを目的とする。

（問題点を解決するための手段） 上記目的を達成するために、本発明はエンベロープのデ
ィジタルデータに対応する周期で、一定幅のパルスを発
生させ、これを積分することでアナログのエンベロープ
信号とするようにしたもので、ディジタルエンベロープ
データ発生手段と、前記ディジタルエンベロープデータ
発生手段で発生したディジタルエンベロープデータに対
応する繰り返し周期で一定幅のパルスを出力するレート
ジェネレータと、前記レートジェネレータの出力パルス
を積分する積分手段とよシ構成する。

（実施例） 以下に実施例によシ説明する。第１図は本発明を示す最
も基本的なブロック図である。ディジタルエンベロープ
データ発生手段１は、一定のアルゴリズムに従ってエン
ベロープの瞬時値ｎを表すディジタルデータを出力する
。アルゴリズムとしては、一定値を累算して得られる直
線を指数変換したシ、一定値の積算で得られる指数曲線
を利用したシする方法などがある。ここでは、このアル
ゴリズム自体はどれを利用しても良いので説明は省略す
る。さて、ディジタルエンベロープデータ発生手段１か
ら出力されたエンベロープの瞬時値ｎを表すディジタル
データに対応した周期で、−定幅のパルスをレートジェ
ネレータ２は出力する。

前記レートジェネレータ２の出力パルスは積分器３で積
分される。エンベロープの瞬時値ｎと積分出力電圧との
関係は次のようになる。第２図に示すようにフレーム周
期をＴＣ８〕とし、その中に幅τ〔Ｓ〕、波高値ｅ〔■
〕のパルスがｎ個収まっているものとする。これを積分
した出力電圧Ｅａ（Ｖ：１は、 となる。ｅ、τおよびＴは定数であるからＥａ　はｎに
比例する。

第３図は、周期Ｔ　（ｓ）毎にディジタルエンベロープ
データをアナログ信号に変換する様子を模式的に表して
いる。初期状態としては、ディジタルエンベロープデー
タは１０１となっている。次に最の電圧が積分器出力と
して得られる。以下ディジタルデータ１８１　、１５１
．・・・・・・、′０１に対応して力される。

以上が基本的な原理の説明であるが、これは１チャネル
分のエンベロープ信号を出力するものである。複数チャ
ネル分のエンベロープ信号を出力するには、フレーム周
期を時分割多重化し、アナログデマルチプレクサで並列
に出、力すれば良い。

さて実際に電子楽器を構成する場合、一般にシステム制
御にはＭ　Ｐ　Ｕ　（Ｍｉｃｒｏ　Ｐｒｏｃｅｓｓｒ　
Ｕｎｊｔ）が使用される。そこで本発明のエンベロープ
ジェネレータを搭載するときは、ディジタルエンベロー
プデータ発生手段１の機能は、プログラムで実現しＭＰ
Ｕに内蔵させると、外部にはＭＰＵの周辺ＬＳＩとして
開発されたＰ　Ｉ　Ｔ　＋（Ｐｒｏｇｒａｍｍａｂｌｅ
Ｉｎｔｅｒｖａｌ　Ｔｉｍｅｒ　）を配し、これをレー
トジェネレータのモードで動作させれば良い。あとは、
積分回路や多チャネル化のためのアナログデマルチプレ
クサ等のわずかな部品でエンベロープジェネレータを構
成することができ電子楽器の音源として最適である。

（発明の効果） 以上のように本発明によれば、汎用の回路部品を用いた
簡単な回路構成ながら、ディジタルエンベロープデータ
を正しくアナログのエンベロープ信号に変換することが
できる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図である。第
２図は１フレーム内にｎ個のパルスが収められている様
子を示す波形図である。第３図はディジタルエンベロー
プデータとアナログエンベロープ信号との関係を示す波
形図である。 ｌ・・・ディジタルエンベロープデータ発生手段。 ２・・・レートジェネレータ、３・・・積分器である。 第１図 第２図 ８蚤　　１句　　［Ｓ１

Claims (1)

【特許請求の範囲】
1. 電子楽器に於て、ディジタルエンベロープデータ発生手
   段と、前記ディジタルエンベロープデータ発生手段で発
   生したディジタルエンベロープデータに対応する繰り返
   し周期で一定幅のパルスを出力するレートジェネレータ
   と、前記レートジェネレータの出力パルスを積分する積
   分手段とより成り、前記積分手段から出力される信号が
   、前記ディジタルエンベロープデータに対応するアナロ
   グのエンベロープ信号となることを特徴とするエンベロ
   ープジェネレータ。