JPS637015A

JPS637015A - パルス発生器

Info

Publication number: JPS637015A
Application number: JP61149776A
Authority: JP
Inventors: Takao Asaka; 浅香　孝雄; Yuji Yamaguchi; 雄二山口
Original assignee: Yokogawa Electric Corp
Current assignee: Yokogawa Electric Corp
Priority date: 1986-06-27
Filing date: 1986-06-27
Publication date: 1988-01-12
Also published as: JPH0361368B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】イ、「発明の目的」（産業上の利用分野）本発明は、パルス発生器の改善に関するものである。

〔従来の技術〕

パルス発生器において、パルス幅を制御する方式として
は、次の２通が知られている。

（イ）ランプ（ｒａｎ＋ｐ）波形をつくり、これと−定電圧と
のコンバレージョンによりパルスをつくる方式。

この場合、パルス幅は一定電圧のレベルを変えることに
より設定することができる。

（ロ）基準クロックを分周して任意のパルス幅をつくる方式。

〔発明が解決しようとする問題点〕

しかし、以上のような方式は次の問題点を有している。

（イ）の方式は、パルス幅のふれを少なくし高分解能で
パルス幅を設定するには、ランプ発生器等の安定度を非
常に良くする必要があり難しい。また、パルス幅が良く
なるにつれ分解能がおらでくる問題もある。

（Ｂ）の方式は、！ｉ！準クロックを用いているので、
安定で良いパルス幅の信号もつくれるが、分解能は基準
クロックの周期で１Ｊ限されてしまう問題がある。

本発明の目的は、高分解能で安定なパルス幅の信号を出
力ができるパルス発生器を提供することである。

口、「発明の構成」（問題点を解決するための手段）本発明は、上記問題点を解決するために設定されたパル
ス幅Ｔの出力信号を得るため、基準クロックの周期の整
数倍を表わす信号（ｓｌ）と、端数パルス幅を表わす信
＠（８２）とを出力するＣＰＵと、前記信号（ｓｌ）と基準クロックを導入し、基準クロッ
クの周期の整数倍のパルス幅信号（Ｂ）を作成するコン
トロール回路と、前記信号（ｓ２）に応じて端数パルス幅に対応したパル
ス幅信号（ｓ３）を出力する端数パルス発生器と、この端数パルス発生器の出力信号のパルス幅に応じて電
圧を変化させ、これに基づく信号をＣＰＵへ帰還する帰
還手段と、前記コントロール回路の出力信号（Ｂ）と、端数パルス
発生器の出力信号（ｓ３）との合成を行ない、設定され
たパルス幅Ｔの信号を出力する手段と、の手段を講じたものである。

（実施例）以下、図面を用いて本発明の詳細な説明する。

第１図は、本発明の一実施例を示した図である。

同図において、１１はパルス信号を受けて、そのパルス
幅に応じて電圧が変化する信号を出力する時間・電圧変
換器である。

１２は時間・電圧′ａ′換器１１の出ノｊをデジタル信
号に変換するΔＤ変換器である。

１３は後述するＣＰＵから導入した信号Ｓ２に応じて、
端数パルス幅に対応したアナログ電圧Ｖχを出力するＤ
Ａ変変器器ある。

１４は外部からの制御電圧Ｖχにより遅延時間が変化さ
せられるデイレイ・ラインである。このデイレイ・ライ
ン１４は一般にはインダクタと可変容量ダイオード（バ
ラクタ・ダイオード）により構成される。

１５は基準クロック（周期ｉｏ）と後述するＣＰＵから
の信号Ｓ１とを導入し、可変デイレイ・ライン１４ヘパ
ルス幅ｔｏの信号Ｃを送出するとともに出力ゲート回路
１７へ基準クロックの周期の整数倍のパルス幅信号Ｂを
送出するコントロール回路である。

１６はデイレイ・ライン１４の出力りとコントロール回
路１５からの信号Ｃとを重ね合せるゲート回路である。

１７はコントロール回路１５の出力である基準クロツク
の周期の整数倍のパルス幅信号（Ｂ）と上記ゲート回路
１６の出力である端数パルス幅に対応したパルス幅信号
（ｓ３）とを重ね合せるゲート回路である。

１８は設定されたパルス幅Ｔの出力信号を得るため、基
準クロックの周期の整数倍を表わす信号（ｓｌ）と、端
数パルス幅を表わす信号（ｓ２）とを出力するＣＰＵ　
（ｃｅｎｔｒａｌ　ｐｒｏｃｅｓｓｉｎｇ　ｕｎｉｔ　
）である。即ち、設定されたパルス幅ＴをＴ−Ｎ−ｔ（、＋　ｔｘとしてとらえ、ＣＰ　Ｌｌ　１
Ｂは、このＮとｔｘを計算し、コントロール回路１５や
Ｄ△変挽器１３にＮやｔｘに対応する信号ｓ１．　ｓ２
を出力するものである。

なお、上述ＯＤＡ変換器１３と可変デイレイ・ライン１
４とゲート回路１６は、点線で囲った端数パルス発生器
２０を構成する。この端数パルス発生器２０は、ＣＰＵ
１８から端数パルス幅を表わす信号δ２を導入し、端数
パルス幅に対応したパルス幅信号Ｓ３を出力することが
できる機能を有するものであれば、どのような構成であ
っても良い。

以上のように構成された第１図装置の動作を第２図を参
照しながら説明する。第２図は第１図装置台部の信号の
タイムチャートであり、第１図の図面中に記載した信号
名Ａ、Ｂ、・・・と、第２図の左端の符号は一致してい
る。

まず、本発明の詳細な説明する。本発明は所望のパルス
幅Ｔを得るために、このパルス幅Ｔを（１）式のように
分解してとらえる。

Ｔ＝Ｎｔｏ＋ｔｘ　　　　　　　　　　　　　（＋＞ｔ
ｏ　＝基準クロックの周期（第２図Ａ参照）Ｎ：！！準
ツクロック数ｔχ：端数パルス幅所望のパルス幅Ｔが設定されると、ＣＰＵ１８は、直ち
に（１）式のＮ、ｔχを算出することができる。

そして、パルス幅Ｎｉｏは、基準クロックをＮ倍して正
確に得ることができる。

また、端数パルス幅ｔｘは、これを表わすデジタル信号
Ｓ２をＣＰ　Ｕ　１８が出力し、これを端数パルス発生
器２０にてＤＡ変換等を行ないパルス幅がｔ　’ｘの信
号Ｓ３を出ツノする。そして、Ｎｊｏとｔχとを合成す
ることにより、所望のパルス幅Ｔを得ようとするもので
ある。

但し、実際上、設定されたパルス幅１゛によっては、端
数パルス幅ｔχが非常に小さくなる場合（ｔχｂｏ＞も
ある。しかし、パルス幅が極めて小さなパルスを作成す
ることは困難なことである。

そこで端数パルス幅としては、（ｔｘ＋’ｔ。）とし、
また、基準クロックの周期の整数倍のパルス幅としては
、（Ｎ−１）・ｔｏのパルスを作成するとして以下の説
明を行なう。

第１図では、（Ｉｆ−１）・ｔｏに該当するパルスをコ
ントロール回路１５中の分周回路（図示せず）でつくり
、（１ｏ＋１χ）を可変デイレイ・ライン１４とゲート
回路１６でつくっている（第２図Ｂ。

Ｄ参照〉。

例えば、Ｔ＝　１１８　ｎｓのパルスを基準クロックｔ
ｏ＝１０ｎｓでつくるときは、（Ｎ−１）・ｔ。

−１００ｎｓを分周回路（コントロール回路１５の中）
でつくり、８　ｎｓを可変デイレイ・ライン１４でつく
り、ゲート回路の出力で１８　ｎｓを得る。

なお、実際には温度変動等の影響により端数パルス幅が
所望の値（１ｏ＋１χ）にならないことがあるので、こ
の端数パルスを時間・電圧変換器１１にて電圧に変換し
、この電圧信号をデジタル信号に変換してＣＰ　ＬＪ　
１８へ帰還するようにしている。

ＣＰ　Ｌｌ　１８では、導入した時間・電圧変換器１１
からの信号にｌｌｉ算を加えて端数パルス発生器２００
実際の出力端数パルス幅を読取り、この実際に出力され
る端数パルス幅が正確に（ｊｏ＋ｊＸ＞となるようにＣ
Ｐ　Ｕ　１８で信号Ｓ２に補正を加えて再びＤＡ変換器
１３に出力することにより所望のパルス幅Ｔを正確に得
ている。なお、ｃｐｕｉｇにて、時間・電圧変換器１１
からの信号に基づいて、実際の端数パルス幅を知る演綽
については、本出願人が昭和６１年６月２４日にした特
許出願１時間計測装置Ｊに記載しである。

また、コントロール回路１５よりｔｏと２ｉｏのパルス
幅を出力し、これを時間・電圧変換器１１に加える（こ
の時、可変デイレイ・ライン１４の遅延量を０としてゲ
ート回路１Ｇを通して加えるようにしてもよいし、時間
・電圧変換器１１の入力部で例えばマルチプレクサ等（
図示せず）によりゲート回路１Ｇの出力と切替えて加え
るようにしてもよい）ことにより、そのときの電圧値を
読み、その値を基準として、線形補間により■χを求め
るようにすると、より高精度の出力が可能である。

更に、ＤＡ変換器１３の出力を順次変化させ、そのとき
のパルス幅の値をＡＤ変換器１２で読取り、Ｖｘとパル
ス幅との特性を調べておくと、可変デイレイ・ライン１
４の特性が線形でなくても、直ちに所望のパルス幅が出
力できる。

第３図は本発明の変形例であり、第１図のＡＤ変１！ｊ
ｉＢ１２をり、Ａ変換器１３とコンパレータ３０で構成
したものである。第３図によれば筒中な構成となる。し
かし、ＤＡ変換器とコンパレータにより、逐次比較方式
のＡＤ変換を行なうため、そのぶんパルス幅の読取りに
時間がかかる。

第４図は、時間・電圧変換器１１の具体的構成例を示し
た図である。同図において、４１はＲＳフリップ７０ツ
ブ、４２は遅延線、４３．４６は定電流源、−１０＝４４、４５は電流スイッチ、４７は積分用のコンデンサ
、４８はクランプ用のダイオード、４９はバッファアン
プである。このような構成の時間・電圧変換器によれば
、端子ｐ２に印加された信号のパルス幅は、コンデンサ
４７の端子電圧に変操される。この第４図に示した装置
の動作は、本出願人が昭和６１年６月２４日にした特許
出願１時間計測装置」に詳しく記載されているので、本
川ａｔではその動作説明を省略する。

ハ、Ｅ本発明の効果」以上述べたように、本発明によれば、基準クロックの周
期の整数倍のパルスをつくり、これに高分解能な端数パ
ルスもつ（つて加え合せるので、高分解能で高安定、か
つパルス幅の可変範囲が非常に大きいパルス信号を発生
づることができる。

また、端数パルス発生には、時間・電圧変換器を用いて
ｉ遼をかけているので高速・高安定なパルスを発生する
ことができる。また、デイレイ・ラインの制御は、ＤＡ
変挨器で直接行なうようにしているので、より高速に所
望のパルスを出力できるとともに、潤度変動やデイレイ
・ラインの非線形性などの補正が容易に行える効果もあ
る。

【図面の簡単な説明】

第１図は本発明に係るパルス発生器の構成例を示す図、
第２図は第１図装置の各信号のタイムチャート、第３図
は第１図装置の変形例を示す図、第４図は時間・電圧変
換器の構成例を示す図である。１１・・・時間・電圧変換器、１２・・・ＡＤ変換器、
１３・・・ＯＡ変換器、１４・・・可変デイレイ・ライ
ン、１５・・・コントロール回路、１６．１７・・・ゲ
ート回路、１８・・・ＣＰＩＪ、２０・・・端数パルス
発生器。

Claims

【特許請求の範囲】設定されたパルス幅Ｔの出力信号を得るため、基準クロ
ックの周期の整数倍を表わす信号（ｓ１）と、端数パル
ス幅を表わす信号（ｓ２）とを出力するＣＰＵと、前記信号（ｓ１）と基準クロックを導入し、基準クロッ
クの周期の整数倍のパルス幅信号（Ｂ）を作成するコン
トロール回路と、前記信号（ｓ２）に応じて端数パルス幅に対応したパル
ス幅信号（ｓ３）を出力する端数パルス発生器と、この端数パルス発生器の出力信号のパルス幅に応じて電
圧を変化させ、これに基づく信号をＣＰＵへ帰還する帰
還手段と、前記コントロール回路の出力信号（Ｂ）と、端数パルス
発生器の出力信号（ｓ３）との合成を行ない、設定され
たパルス幅Ｔの信号を出力する手段と、を備えたパルス発生器。