JPH073952B2 - デジタル・アナログ変換器 - Google Patents
デジタル・アナログ変換器Info
- Publication number
- JPH073952B2 JPH073952B2 JP2016478A JP1647890A JPH073952B2 JP H073952 B2 JPH073952 B2 JP H073952B2 JP 2016478 A JP2016478 A JP 2016478A JP 1647890 A JP1647890 A JP 1647890A JP H073952 B2 JPH073952 B2 JP H073952B2
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- Japan
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- pulse width
- width modulation
- modulation counter
- bits
- digital
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明はデジタル信号をアナログ信号に変換するデジタ
ル・アナログ（DA）変換器に関するものである。
ル・アナログ（DA）変換器に関するものである。
DA変換器は計測、制御、通信、家電など種々の分野での
デジタル機器とアナログ機器の間のインターフェイスと
して利用されている。例えば、ガスクロマトグラフや液
体クロマトグラフなどのクロマトグラフィ機器におい
て、データ処理されたデータをレコーダに出力する場合
などに適する。
デジタル機器とアナログ機器の間のインターフェイスと
して利用されている。例えば、ガスクロマトグラフや液
体クロマトグラフなどのクロマトグラフィ機器におい
て、データ処理されたデータをレコーダに出力する場合
などに適する。
（従来の技術） 計測機器のDA変換器としては、はしご型抵抗回路網を用
いたＲ−2Rラダー方式のDA変換器が主に使用されてい
る。ラダー方式のDA変換器は、高分解能、高精度を得る
のが難しく、また高価となる。
いたＲ−2Rラダー方式のDA変換器が主に使用されてい
る。ラダー方式のDA変換器は、高分解能、高精度を得る
のが難しく、また高価となる。
他の方式のDA変換器としては、入力デジタル値をパルス
幅に変換し、そのパルス信号を低減ろ波回路に通すこと
によりアナログ信号とするパルス幅変調（PWM）方式のD
A変換器がある。
幅に変換し、そのパルス信号を低減ろ波回路に通すこと
によりアナログ信号とするパルス幅変調（PWM）方式のD
A変換器がある。
PWM方式のDA変換器では、出力パルス信号は、一定の繰
返し周期をもち、入力デジタル量に従ってそのパルス幅
が変調される。
返し周期をもち、入力デジタル量に従ってそのパルス幅
が変調される。
（発明が解決しようとする課題） PWM方式のDA変換器はラダー方式のDA変換器に比べて安
価に構成できる利点をもっているが、入力デジタル信号
のビット数を多くして分解能を上げようとすると応答速
度が遅くなる問題がある。
価に構成できる利点をもっているが、入力デジタル信号
のビット数を多くして分解能を上げようとすると応答速
度が遅くなる問題がある。
本発明は、安価に構成できるPWM方式のDA変換器の利点
を生かしながら、応答速度を遅くしないで分解能を上げ
ることを目的とするものである。
を生かしながら、応答速度を遅くしないで分解能を上げ
ることを目的とするものである。
（課題を解決するための手段） 本発明は、与えられたデジタル値に対応した周期信号を
パルス幅変調カウンタの周期として出力する周期設定回
路と、パルス幅変調カウンタの分解能のビット数ｎより
大きいビット数ｍの入力データ値の上位ｎビットをパル
ス幅変調カウンタの入力デジタル値として供給するとと
もに、入力データ値に対応して周期設定回路に供給する
デジタル値を設定する制御部を備えている。
パルス幅変調カウンタの周期として出力する周期設定回
路と、パルス幅変調カウンタの分解能のビット数ｎより
大きいビット数ｍの入力データ値の上位ｎビットをパル
ス幅変調カウンタの入力デジタル値として供給するとと
もに、入力データ値に対応して周期設定回路に供給する
デジタル値を設定する制御部を備えている。
好ましい態様においては、制御部は、ｍビットの入力デ
ータ値をＸとし、パルス幅変調カウンタ２に供給される
ｎビット（ｍ＞ｎ）のデジタル値をＸ′としたとき、パ
ルス幅変調カウンタ２の出力パルスの繰返し周期ｔが ｔ＝to・2(m-n)・Ｘ′/X （ただしtoは基準周期）となるように、周期設定回路へ
供給するデジタル値を設定する。
ータ値をＸとし、パルス幅変調カウンタ２に供給される
ｎビット（ｍ＞ｎ）のデジタル値をＸ′としたとき、パ
ルス幅変調カウンタ２の出力パルスの繰返し周期ｔが ｔ＝to・2(m-n)・Ｘ′/X （ただしtoは基準周期）となるように、周期設定回路へ
供給するデジタル値を設定する。
（作用） 本発明では分解能を上げるために大きなビット数をもつ
入力データを用いる。入力データに従ってパルス幅を変
調するパルス幅変調カウンタとしては、入力データのビ
ット数よりも少ないビット数のものを使用し、入力デー
タの上位ビットをカウントし、下位ビットを捨てる。入
力データのビット数を少なくすることにより発生する誤
差を、出力パルス信号の繰返し周期を入力データに対応
して調整することにより修正する。
入力データを用いる。入力データに従ってパルス幅を変
調するパルス幅変調カウンタとしては、入力データのビ
ット数よりも少ないビット数のものを使用し、入力デー
タの上位ビットをカウントし、下位ビットを捨てる。入
力データのビット数を少なくすることにより発生する誤
差を、出力パルス信号の繰返し周期を入力データに対応
して調整することにより修正する。
（実施例） 第１図は一実施例を表わす。
２はパルス幅変調（PWM）カウンタであり、例えば分解
能が16ビットのものとする。８は制御部であり、制御部
８からパルス幅変調カウンタ２へは16ビットのデジタル
信号Ｘ′が供給され、パルス幅変調カウンタ２はそのデ
ジタル信号Ｘ′に対応したパルス幅ｘ′の信号を作成し
て出力する。６はパルス幅変調周期設定レートジェネレ
ータであり、例えば16ビットの分解能をもつものとす
る。レートジェネレータ６は制御部８から与えられるデ
ジタル値Ｔに対応してパルス幅変調カウンタ２の出力パ
ルス信号の繰返し周期ｔを表わす信号を作成し、これを
パルス幅変調カウンタ２のリセット信号として供給す
る。制御部８は例えば21ビットのデジタル値の入力デー
タ値Ｘからその上位16ビットを用いてパルス幅変調カウ
ンタ２に供給するデジタル信号Ｘ′を作成し、また、そ
の入力データ値Ｘに対応してレートジェネレータ６に供
給するデジタル値Ｔを作成する。
能が16ビットのものとする。８は制御部であり、制御部
８からパルス幅変調カウンタ２へは16ビットのデジタル
信号Ｘ′が供給され、パルス幅変調カウンタ２はそのデ
ジタル信号Ｘ′に対応したパルス幅ｘ′の信号を作成し
て出力する。６はパルス幅変調周期設定レートジェネレ
ータであり、例えば16ビットの分解能をもつものとす
る。レートジェネレータ６は制御部８から与えられるデ
ジタル値Ｔに対応してパルス幅変調カウンタ２の出力パ
ルス信号の繰返し周期ｔを表わす信号を作成し、これを
パルス幅変調カウンタ２のリセット信号として供給す
る。制御部８は例えば21ビットのデジタル値の入力デー
タ値Ｘからその上位16ビットを用いてパルス幅変調カウ
ンタ２に供給するデジタル信号Ｘ′を作成し、また、そ
の入力データ値Ｘに対応してレートジェネレータ６に供
給するデジタル値Ｔを作成する。
パルス幅変調カウンタ２とレートジェネレータ６には共
通のクロック信号が供給される。
通のクロック信号が供給される。
出力すべき信号、すなわち制御部８への入力データ値Ｘ
の分解能が21ビットであり、パルス幅変調カウンタ２の
分解能が16ビットであるので、パルツ幅変調カウンタ２
の出力が飽和しないように、制御部８ではまず21ビット
データＸを５ビット右シフトして16ビットデータＸ′を
作成する。いま、Ｘの値が２進数で 「101010101010101010101」であったとすると、パルス
幅変調カウンタ２に供給されるデジタル値Ｘ′は「1010
101010101010」となり、下位の５ビットの情報が欠落す
る。このとき、出力は「101010101010101000000」／「1
01010101010101010101」＝Ｙの割りで小さく出力され
る。
の分解能が21ビットであり、パルス幅変調カウンタ２の
分解能が16ビットであるので、パルツ幅変調カウンタ２
の出力が飽和しないように、制御部８ではまず21ビット
データＸを５ビット右シフトして16ビットデータＸ′を
作成する。いま、Ｘの値が２進数で 「101010101010101010101」であったとすると、パルス
幅変調カウンタ２に供給されるデジタル値Ｘ′は「1010
101010101010」となり、下位の５ビットの情報が欠落す
る。このとき、出力は「101010101010101000000」／「1
01010101010101010101」＝Ｙの割りで小さく出力され
る。
そこで、制御部８からレートジェネレータ６に与えられ
る繰返し周期ｔのデジタル値Ｔは、この小さくなった出
力を補正するために、パルス幅変調カウンタ２の出力パ
ルス信号の繰返し周期ｔを上記Ｙの比で小さくするよう
に算出される。
る繰返し周期ｔのデジタル値Ｔは、この小さくなった出
力を補正するために、パルス幅変調カウンタ２の出力パ
ルス信号の繰返し周期ｔを上記Ｙの比で小さくするよう
に算出される。
第１図（Ａ）のDA変換器の動作を同図（Ｂ）により説明
する。
する。
レートジェネレータ６から周期ｔの信号がパルス幅変調
カウンタ２のリセット信号として入力されると、パルス
幅変調カウンタ２の出力パルス信号はリセット信号の入
力によりハイレベルとなり、デジタル値Ｘ′のクロック
をカウントする間（パルス幅ｘ′）はハイレベルに維持
される。
カウンタ２のリセット信号として入力されると、パルス
幅変調カウンタ２の出力パルス信号はリセット信号の入
力によりハイレベルとなり、デジタル値Ｘ′のクロック
をカウントする間（パルス幅ｘ′）はハイレベルに維持
される。
制御部８では、第２図に示されるように入力データ値Ｘ
を２進数で５ビット右シフトさせてＸ′を作成する。
を２進数で５ビット右シフトさせてＸ′を作成する。
Ｘ′＝X/32 である。
また、繰返し周期ｔとして、 ｔ＝（216−１）・32X′/X の式により作成する。（216−１）は基準周期toとして
のレートジェネレータ６のフルスケールであり、32X′/
Xは誤差補正値である。
のレートジェネレータ６のフルスケールであり、32X′/
Xは誤差補正値である。
パルス幅変調カウンタ２から周期ｔでパルス幅ｘ′（デ
ューティに対応する）をもつパルス信号が出力され、こ
の出力パルス信号が低減ろ波器４に通されることによ
り、入力データ値Ｘに相当するアナログ電圧Voとなる。
このアナログ出力電圧Voはレコーダなどに供給される。
ューティに対応する）をもつパルス信号が出力され、こ
の出力パルス信号が低減ろ波器４に通されることによ
り、入力データ値Ｘに相当するアナログ電圧Voとなる。
このアナログ出力電圧Voはレコーダなどに供給される。
（発明の効果） 本発明では入力データ値のビット数が多くて分解能が高
くても、パルス幅変調カウンタのビット数を小さくする
ことにより応答速度を速くすることができる。一方、パ
ルス幅変調カウンタのビット数を小さくしたことによる
誤差を出力パルス信号の繰返し周期を入力データ値に対
応して調整することにより補正する。
くても、パルス幅変調カウンタのビット数を小さくする
ことにより応答速度を速くすることができる。一方、パ
ルス幅変調カウンタのビット数を小さくしたことによる
誤差を出力パルス信号の繰返し周期を入力データ値に対
応して調整することにより補正する。
このように、本発明では特殊な部品を使用せずに、安価
に高分解能のDA変換器を実現することができる。
に高分解能のDA変換器を実現することができる。
第１図（Ａ）は一実施例を示すブロック図、（Ｂ）はパ
ルス幅変調カウンタの出力パルス信号を示す波形図、第
２図は同実施例における制御部の動作を示すフローチャ
ート図である。 ２……パルス幅変調カウンタ、４……低減ろ波器、６…
…パルス幅変調周期設定レートジェネレータ、８……制
御部。
ルス幅変調カウンタの出力パルス信号を示す波形図、第
２図は同実施例における制御部の動作を示すフローチャ
ート図である。 ２……パルス幅変調カウンタ、４……低減ろ波器、６…
…パルス幅変調周期設定レートジェネレータ、８……制
御部。
Claims (1)
- 【請求項１】ｎビットの入力デジタル値Ｘ′をパルス幅
に変換するパルス幅変調カウンタと、パルス幅変調カウ
ンタの出力をアナログ量に変換する変換回路とを備えた
パルス幅変調方式のデジタル・アナログ変換器におい
て、与えられたデジタル値Ｔに対応した周期信号を前記
パルス幅変調カウンタの周期として出力する周期設定回
路と、前記パルス幅変調カウンタの分解能のビット数ｎ
より大きいビット数ｍの入力データ値Ｘの上位ｎビット
を前記パルス幅変調カウンタの入力デジタル値Ｘ′とし
て供給するとともに、前記パルス幅変調カウンタの出力
パルスの繰返し周期ｔが ｔ＝to・2(m-n)・Ｘ′/X （ただしtoは基準周期）となるように、周期設定回路へ
供給するデジタル値Ｔを設定する制御部とを備えたこと
を特徴とするデジタル・アナログ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2016478A JPH073952B2 (ja) | 1990-01-26 | 1990-01-26 | デジタル・アナログ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2016478A JPH073952B2 (ja) | 1990-01-26 | 1990-01-26 | デジタル・アナログ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03220919A JPH03220919A (ja) | 1991-09-30 |
| JPH073952B2 true JPH073952B2 (ja) | 1995-01-18 |
Family
ID=11917391
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2016478A Expired - Fee Related JPH073952B2 (ja) | 1990-01-26 | 1990-01-26 | デジタル・アナログ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH073952B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2918227A1 (fr) * | 2007-06-27 | 2009-01-02 | Thomson Licensing Sas | Procede de generation d'un signal analogique variable genere par un signal pwm et systeme generant un tel signal. |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5887916A (ja) * | 1981-11-20 | 1983-05-25 | Hitachi Ltd | デジタル・アナログ変換器 |
| JPH01169831U (ja) * | 1988-05-19 | 1989-11-30 |
-
1990
- 1990-01-26 JP JP2016478A patent/JPH073952B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03220919A (ja) | 1991-09-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080118 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090118 Year of fee payment: 14 |
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| LAPS | Cancellation because of no payment of annual fees |