JPH01128151A - インタフェース装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、複数のデータ処理装置間を接続するため、各
データ処理装置に設けたインタフェース装置に関するも
のである。

〔従来の技術〕

入出力装置の処理速度の遅い点を、ＩＣメモリなどの高
速バッファメモリを高速処理が可能な演算装置と前記入
出力装置との間に設けることで補うことが行なわれてい
る。

しかし、従来のこのようなインタフェース装置において
は、送受信兼用のバッファレジスタまたはバッファメモ
リを単に設けるだけでは、送信動作と受信動作とが同時
に実行できない構成となっていた。

第５図はデータ処理装置（ＤＰＩ）１とインタフェース
装置（ＩＦＥ）３の従来装置で、データ処理装置１は中
央処理装置（ＣＰＵ）５、主メモリ（ＭＭ）６、ダイレ
クトメモリアクセス制御回路（ＤＭＡＣ）７およびプロ
セッサバス４とで構成されておシ、前記インタフェース
装置３は、インタフェースバス２に接続するインタフェ
ースバス回路（ＩＦＮＦ）８、パックアメモリ（ＢＭ）
９、データ処理装置インタフェース回路（ＤＩＮＦ）１
０およびインタフェース制御回路（ＣＴＬ、）　１１と
で構成され中央処理装置（ＣＰＵ）　５と前記データ処
理装置インタフェース回路１０との間に割込線１２があ
る。中央処理装置５は他のデータ処理装置にデータを送
出する時ダイレクトメモリアクセス制御回路７に、主メ
モリ６のデータ格納先頭アドレス、転送語数等を設定し
た後、前記ダイレクトメモリアクセス制御回路７とデー
タ処理装置インタフェース回路１０とに指示を出して、
前記ダイレクトメモリアクセス制御回路７のＤＭＡ動作
によって主メモリ６からバック１メモリ９にデータを送
る。本データ転送の終了を前記データ処理装置インター
フェース回路１０からの割込制御線１２によって中央処
理装置５が認知すると、前記中央処理装置５はインタフ
ェース制御回路１１に対し、インタフェースバス２を介
して他のデータ処理装置へのデータ転送を指示する。イ
ンタフェース制御回路１１は、中央処理装置５の指示に
より、バッファメモリ９内のデータをインタフェースバ
ス回路８を介してインタフェースバス２にデータを送出
する。

前記インタフェースバス回路８は、インタフェースバス
２にデータを送シ出す動作をすると共にインタフェース
制御回路１１の制御によって、他データ装置との起動結
合処理、データ転送終了後の状態報告処理等の動作も行
なう。インタフェースバス２が汎用入出力インタフェー
スバスでデータチャネル装置と入出力装置間のデータ転
送の場合には、書籍「電子計算機の方式設計」■産報出
目１１９７２年７月１日発行）の３．３人出力制御の項
に転送制御動作が詳細に説明されているので省略する。

他データ処理装置からインタフェースバス２を介してデ
ータが送られて来た場合、インタフェースバス回路８は
、インタフェース制御回路１１の制御のもと、バッファ
メモリ９にデータを書き込む。データ転送が終了し前記
バッファメモリ９、６　。

へのデータ格納が終了すると、前記インタフェース制御
回路１１はデータ処理装置インク７エース回路１０を制
御して中央処理装置５に割込制御線１２を介して受信動
作を指示する。前記中央処理装置５は、送信動作と同様
にダイレクトメモリアクセス制御回路７とデータ処理装
置インタフェース回路１０を制御して、ＤＭＡ動作によ
シパツフ１メモリ９から主メモリ６ヘデータ転送を行う
。

以上説明したように従来装置ではバッファメモリ９と主
メモリ６間のデータ転送は、送信と受信同一ズ＠「コン
ピュータ方式の設計」の２．２．６　入出力動作（Ｐ２
８〜３０）にバッファメモリ方式が述べられている。

〔発明が解決しようとする問題点〕

上記従来技術では、バッファメモリが１つであるため、
インタフェース装置と自データ処理装置間のデータ転送
は送信動作と受信動作とで直列に実行せざるを得なかっ
たため、データ転送の高速、　４　。

化には限界があった。

本発明の目的は、インタフェース装置と自データ処理装
置間のデータ転送を高速化することによってデータ処理
装置相互間のデータ転送をも高速処理することにある。

〔問題点を解決するための手段〕

本発明のインタフェース装置は上記目的を達成するため
に、バッファメモリを送信用と受信用とに分離して設け
、またデータ処理装置のインタフェース装置に対する入
出力制御プログラム送信用と受信用とで別個に設け、送
信制御プログラムと送信用バッファメモリ間の制御を司
り送信コマンドレジスタ、送信転送カウンターおよび送
信ステータスレジスタ等を含む送信制御回路と受信制御
プログラムと受信用バッファメモリ間の制御を司り受信
コマンドレジスタ、受信転送カウンターおよび受信ステ
ータスレジスタ等を含む受信制御回路とを設けることに
よって達成される。

〔作用〕

本発明のインタフェース装置は、データ処理装置が他の
データ処理装置にデータを送出する場合、自データ処理
装置の送信用制御プログラムと、送信制御プログラムに
よって動作する送信制御回路との制御によって、主メモ
リから送信用バッフ７メモリにデータを転送し転送終了
後、送信バッファメモリ内のデータを他データ処理装置
に転送する。また、同時に他データ処理装置から送られ
て来たデータが受信用バッフ１メモリに格納されている
場合、受信用制御プログラムと、受信制御プログラムに
よって動作する受信制御回路との制御によって、受信用
バッファメモリから主メモリへデータを転送する。この
ように、送信と受信データの転送が同時に実行できるこ
とによシ、データ処理装置間のデータ転送が高速に実現
できる。

〔実施例〕

第１図は本発明の一実施例を示す回路構成図、第２図は
データ処理装置間の接続図、第２図の場合、データ処理
装［（ＤｐＥ）ｒＡ＃″ｔ、主データ処理装置でＤＰＩ
、ＩＢ〜ＩＮは従データ処理装置の関係にあるか又は、
ホストコンピュータと入出力装置の関係にあシ、複数の
ＤＰＥ、ＩＡ−ＩＮは、インタフェース装置（ＩＦＥ）
３Ａ〜３Ｎを介してインタフェースバス２に接続されて
いる。伺２度目は各部の名称を省称をもって行なう。

第１図、第６図および第４図によシ本発明の詳細な説明
する。第３図はデータ処理装置１のソフトウェアとイン
タフェース装置乙のハードウェアとの関係を示した図で
、第４図は、前記インタフェース装置３の詳細回路構成
図である。第１図に示すごとく、ＩＦＥ３は前述した第
５図より、ＢＭ９は送信用バッファメモ’）（ＳＢＭ）
９Ａを受信用バッファメモリ（ＲＢＭ）とに分離し、さ
らにＤＩＮＦｌｏは、送信用インタフェース回路（ＳＩ
ＮＦ）１０Ａと受信用インタフェース回路（ＲＩＮＦ）
１０Ｂとに分離している。ＤＰＥｌのソフトウェアは、
第３図に示すように、オペレイティングシステム（ｏｓ
）ｓ。

と、アプリケーションプログラム（ＡＰ）６０および入
出力制御プログラム７０とで構成されている。

入出力制御プログラム７０はさらに送信用制御プログラ
ム（Ｓ−ＩＯＣＰ）７ＤＡと受信用制御グログラ・　７
　・ ム（Ｒ−ＩＯＣＰ）７０Ｂとで構成される。０８５０゜
ＡＰ６０および入出力制御プログラム７ｏの各々の説明
とその制御動作については、通常のデータ処理装置のソ
フトウェアにおいて周知の技術であるので説明を省略す
る。ＡＰ６０．Ｓ−４００Ｐ７ＧＡ及びＲ−１０ＣＰ７
０Ｂは０８５０のもとで同時に動作するいわゆる多重プ
ログラミングモードで動作するものである。ＡＰ６０に
他ＤＰＥにデータ送出する要求が発生した場合、ＡＰ６
０は５−ＩＯＣＰ７０Ａに制御を渡す。５−ＩＯＣＰ７
０Ａは５ＩＮＦ１０Ａを制御して８８Ｍ９Ａにデータを
書き込む。８８Ｍ９Ａへのデータ書き込みが終了すると
、Ｓ−Ｉ　ＯＣＰは、５ＩＮＦ１０Ａを制御してＣＴＬ
ｌｌに８８Ｍ９Ａからインタフェースバス２へのデータ
転送を指示する。ＣＴＬｌ　１は、ＳＢＭ９Ａ内のデー
タをｌｌＮＦ３を制御して、インタフェースバス２を介
して他のＤＰＥｌとのデータ転送を実施する。データ転
送を終了すると、ＣＴＩ、１１は、５ＩＮＦ１０Ａを制
御して割込制御線１２Ａによ、９Ｓ−ＩＯＣＰ７０Ａへ
データ転送終了を通知する。

・　８　・ −４，他ＤＰＥからインタフェースバス２を介してデー
タが送られてくると、ＣＴＬｌｌはｌｌＮＦ３を制御し
てＲＢＭ９Ｂにデータを格納する。他ＤＰＥからのデー
タ転送が終了するとＣＴＬｌｌは、ＲＩＮＦｌｏＢを制
御して割込制御線１２ＢＩＣよりＲ−ＩＯＣＰ７０Ｂへ
データ受信要求を行なう。Ｒ−ＩＯＣＰ７０Ｂは、ＲＩ
ＮＦＩＤＢを制御してＲＢＭ９Ｂ内のデータを読取る。

インタフェースバス２とＩ　ｌＮＦ３　ハ送受信同時に
データ転送は実施できないがＳ−Ｉ　ＯＣＰ７０Ａ−９
ＩＮＦ１０Ａ−８ＢＭ９ＡとＲＢＭ９Ｂ−ＲＩＮＦＩＣ
ＩＢ−Ｒ−ＩＯＣＰ７０Ｂ　とは独立に同時にデータ転
送が可能である。ＭＭ６とＳＢ’Ｍ９ＡおよびＲＢＭ９
ＢとＭＭ６とのデータ転送は、ＣＰＵ５のメモリ間デー
タ移送命令でも実行できるが、通常はＤＭＡＣ７によっ
てＤＭＡモードでデータ転送を実施する。ＩＦＥ３の詳
細回例を第４図に示す。ＣＴＬｌｌは、マイクロプログ
ラム方式の制御回路で、マイクロプログラムを格納する
制御メモリＣＭ、マイクロ命令レジスタＣＭＩＲ，シー
ケンサＳＥＱ、　　マイクロ命令デコーダＤＥＣ、テス
ト回路ＴＳ’Ｉ’、演算回路ＡＩ、Ｕおよびレジスタ回
路ＲＥＧで構成されている。その動作は前記「電子計算
機の方式設計Ｊ　２．２．３マイクロプログラム制御の
項に説明されておシ周知の技術であるので説明は省略す
る。ＳＢＭ９ＡはメモリモジュールＳＢＭＭ、ＳＢＭア
ドレスレジスタＳＡＲおよびＳＡＲ歩進回路＋１とで構
成されておシ、同様にＲＢＭ９ＢはメモリモジュールＲ
ＢＭＭ　。

ＲＢＭアドレスレジスタＲＡＲ及びＲＡＲ歩進回路＋１
とで構成されている。５ＩＮＦ１０Ａは送信コマンドレ
ジスタＳＣＭＲ、送信バイトカウンター５Ｂ（Ｊ゛　お
よび送信ステータスレジスタ５ＳＴＲで構成され、同様
にＲＩＮＦｌｏＢは受信コマンドレジスタＲＣＭＲ受信
バイトカウンタＲＢＣＲおよび受信ステータスレジスタ
Ｒ８’ｌ’Ｒとで構成する。ＳＣＭＲと５ＢＣＲおよび
ＲＣＭＲはプロセッサバス４を介してＣＰＵ５すなわち
５−ＩＯＣＰ７０ＡまたはＲ−ＩＯＣＰ７０Ｂからデー
タ書き込みされ、ＳＣＭＲはＭＭ６からＳＢＭ９Ａへの
データ送信指示、５ＢＣＲは送信データの転送バイト数
指示、ＲＣＭＲはＲＢＭ９ＢからＭＭ６へのデータ受信
指示するものである。ＲＢＣＲおよび５ＳＴＲ，Ｒ８Ｔ
Ｒは、プロセッサバス４を介してＲ−ＩＯＣＰ７０Ｂま
たは５−ＩＯＣＰ７０Ａがその内容を読み取）、ＲＢＣ
Ｒは受信データの転送バイト数表示、５ＳＴＲとＲ８Ｔ
Ｒはそれぞれ送信又は受信データ転送終了後のＩＦＥ３
の状態表示をするものである。これら６ケの回路はＣＴ
Ｌｌ　１に接続され、その内容の設定および読み取りが
ＣＴＬｌｌから可能となっている。ＣＴＬｌｌは、ＳＣ
ＭＲＩｃ　Ｓ−Ｉ　０ＣＰ７０Ａからのデータ送信指示
があることを検出するとあらかじめＤＭＡＣ７により書
き込まれているＳＢＭＭ内のデータを同じくあらかじめ
５−ＩＯＣＰ７０Ａによって書き込まれている５ＢＣＲ
内のデータ転送量だけ読み出し、ｌｌＮＦ３を制御して
インタフェースバス２にデータを送夛出す。データ転送
が終了すると終了表示を５ＳＴＲにセットし、割込制御
線１２Ａによシ転送終了を通知する。一方インタフェー
スバス２からｌｌＮＦ３を介してＲＢＭＭ内にデータが
格納されるとＣＴＬｌｌはＲ８ＴＲにデータ受信要求を
セットするとともに、割込制御線１２ＢによｆｉＲ−Ｉ
ＯＣ：Ｐ７０Ａに受信動作要求をする。

・　１１　。

Ｒ−ＩＯＣＰ７０ＢはこれによシＲＣＭＨにデータ受信
指示しあらかじめＣＴＬｌｌが書き込んだＲＢＣＲ内の
受信データ転送量を読み取シ、この値を用いてＤＭＡＣ
７の動作によシＲＢＭＭの内容をＭＭ５に読み取る。Ｓ
ＡＲおよびＲＡＲはＣＴＬｌ　１からＳＢＭＭおよびＲ
ＢＭＭへのアクセスアドレスを設定するもので、通常０
アドレスを設定し、書き込みおよび読み取シ毎に＋１回
路によシ自動アドレス歩進するものである。なおりＭＡ
Ｃ７は図示してないが送受信並列動作可能な構成となっ
ている。

〔発明の効果〕

本以明によれば、データ処理装置とインタフェース装置
間のデータ転送が送受信並行処理できるため、データ転
送の高速処理に効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例のデータ処理装置とインタフ
ェース装置の回路構成図、第２図はデータ処理装置間接
続図、第３図は本発明の詳細な説明するソフトウェアと
ハードウェアの構成図、第４図は本発明によるインタフ
ェース装置の詳細・　１２゜ 回路構成図、第５図は従来装置の回路構成図である。 ９Ａ・・・送信用バッファメモリ ９Ｂ・・・受信用バッファメモリ １、ＯＡ・・・送信制御回路 １０Ｂ・・・受信制御回路 ＳＣＭＲ・・・送信コマンドレジスタ ＲＣＭＲ・・・受信コマンドレジスタ ５ＢＣＲ・・・送信バイトカウンタ ＲＢＣＲ・・・受信バイトカウンタ ５ＳＴＲ・・・送信ステータスレジスタＲ８ＴＲ・・・
受信ステータスレジスタ。

Claims (1)

【特許請求の範囲】
1. １、データ処理装置に設けられ、バッファメモリと該バ
   ッファメモリの書き込みおよび読み出しを制御する制御
   部とを備えたインタフェース装置において、前記バッフ
   ァメモリを送信用バッファメモリと受信用バッファメモ
   リとに分離して設け、前記データ処理装置の該インタフ
   ェース装置に対する入出力制御プログラムを送信制御プ
   ログラムと受信制御プログラムとに分離して設け、送信
   制御プログラムと送信用バッファメモリ間の制御を司り
   送信コマンドレジスタ、送信転送（バイト）カウンター
   および送信ステータスレジスタを含む送信制御回路と受
   信制御プログラムと受信用バッファメモリ間の制御を司
   り受信コマンドレジスタ、受信転送（バイト）カウンタ
   ーおよび受信ステータスレジスタを含む受信制御回路と
   を設けたことを特徴とするインタフェース装置。