JPS5810228A - 入出力処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は入出力処理装置、特に情報処理装置に於いて複
数の入出力装置の同時動作を可能ならしめる入出力処理
装置ｔｖｃ関するものである。

従来、この釉の入出力処理装置は、上位装置と入出力処
理装置との間でデータ転送を□行う場合、入力方向のデ
ータ転送では、前記入出力装置からの転送データは入出
力処理装置の記憶部に一旦格納され次いで上位装置へ送
られる。出力方向のデータ転送では、前記上位装置から
のデータは入出力処理装置の記憶部ｙｃ格納され次いで
入出力装置へ送られる。

従って、前記の如く上位装置と入出力装置との間の転送
データが一旦入出力処理装置の記憶部に格納されるため
、入出力処理装置内の処理時間が増し、複数の入出力装
置を同時に制御するとき。

入出力処理装置の負荷が大きくなるきらいがあった。

又入出力処理装置がマイクロプロセッサの介入なしに直
接上位装置と入出力装置との間のデータ転送を行う場合
も、上位装置との接続部が卑−のため、広範囲のデータ
転送速度全会する各種入出力装置を同時に接続、制釧で
きず、処理能力の向上が容易に望めない欠点があった。

本発明の目的は、入出力処理装置に複数の上ｆＷ装置部
接続部を設けることにより上記欠点を解決し広範囲のデ
ータ転送速Ｉｆを有する７Ｍ数の異なった入出力装置を
接続し、制（財）できる様にした入出力処理装置を提供
することにある。

本発明によると」−〇γ装置部入出力装置との間に介在
する人出力処１里１＋　ｆｉｔ　Ｖこおいて、マイクロ
プロセッサと、書込みおよび抗出し可能な記１．はｙ＜
＋ｓと、第ｌの上位装置Ｉｆ４要統部と、第２の上位置
部接６恍）ζ１ｓと、　Ｉ）Ｍ、Ａ、　ｇ吸）止金性す
る入出力装置接続部と、前記第１のＦ位置部接続部全介
してマイクロプロセッサの介入により前記−Ｌ（立置部
と入出力装置との間のデータ転送を制御する手段と、Ａ
ｉＩ記第２の上位装置ｄ以銃部ケ介して、マイクロプロ
セッサの介入なしにＩＩ＋］接前Ｎ［ｌ上（立置部と入
出力装置６との間のデータ転送を制Ｂｌする手段と全イ
１−ｒること全特徴とする人出力処１：！ｌｉ　捧１ｉ
ｆｔがイｙられる。

すなわち本発明は、−に位置部と人出力置部縦と０間に
介在する人出力処ｌ」（１装置ｗｖｃおいて、マイクロ
プロセッサと、借込みおよび仇出し可能な記憶部と、第
１の上位装置接続部と％第２の上位装置接続部と、Ｉ’
）ＭＡ機能を有する入出力装置接続部と金有し、前計：
上位装置と入出力装置とのデータ転送を行う揚台、比較
的低速のデータ転送速度金持つ入出力装置に対しては上
位装置と前記第１の上位装置／ｆｆｉ接ｈｆ部との間及
び記憶部と入出力装置との間のデータ転送にマイクロプ
ロセッサの介入により制＃する手段と、比較的中速のデ
ータ転送速度を持つ入出力装置に対しては、上位装置と
前記第１の上位＝ｍ：接続部との間のデータ転送はマイ
クロプロセッサの介入により匍ｊ　ｆｆ１４１　Ｌ　、
記１意部ど入出力装置との間のデータ転送はＩ）　ＩＶ
Ｉ　Ａデータ転送辷ドによりマイクロプロセッサの介入
なしに制（財）する手段と、比較的高速のデータ転送速
度を有する入出力装置１に対１〜では、前記第２の上位
装置接続部をブ「してマイクロプロセッサの介入なしに
直接旧位装置と入出力装置との間のデータ転送全制御す
る手段と金有することにより、広範囲のデータ転送速度
を有する入出力装置を同時に接続及び制（財）可能なら
しめ、処理能力を大幅に向上せしめたものである。

次に本発明の一実施例につき１図面を参照して説明する
。第１図は本発明の一実施ｌ＋ｌＩ全示すブロック図で
あり、先ず本発明の構成要素の各々について説明する。

第１図ＶＣおいて、ｌは上位装置でありポストプロセッ
サを示す。２は本発明の主装部分を成す入出力処理装置
を示す。３，４及び５は入出力装置であり％説明’ｋ　
ＩＷり易くするため、それぞれ低速。

中速及び高速のデータ転送速度を有する入出力装置とす
る。

人出力処１里装置２は、ホストプロセッサｌとチャンネ
ルインタフェイスｌＯ及びｌｌｋ介して接続される第１
および第２の上位装置接続部２０及び２１と、マイクロ
プロ−ヒップ２２、Ｈ己１意部２３タイレクト　　メモ
リ　　　アクセス と％ｒｉｉｒｅｃｔ　ｍｅｍｏｒｙ　ａｃｃｅｓｓ　（
以′Ｆ１）ＭＡと称す）機能を有し装置イ／タフェンス
３０，４０及び　５− ５０を介して入出力装置と接続される入出力装置接続部
２４．２５及び２６と、前記２０〜２６の各ユニット間
ｋＶＫするためのアドレスバス１００゜高速データバス
１０１及び低速データバス１０２と、ホストプロセッサ
ｌと人１１−１力装＋！３．４及び５との間のデータ転
送全制御する制御回路２７（＠ｌの制−回路２７−１と
第２の制御回路２７−２より成る）とから構成される。

七位置部直接続部２０又は２１１′ｉ、チャネルインマ
イクロプルセッサ２２はプログラム記憶式マシンであり
、入出力処理装置２の動作スケジーールの監視と上位装
置接続部２０又は２１を介してホストプロセッサｌとＱ
間Ｑ制御情報又はデータの授受の制御を行うマイクロプ
ログラムと、各種入出力装置ケ制（財）するマイクロプ
ログラム群を記１意シている。前記マイクロプログラム
の−ｆａは記１意部２３にも格納されている。

入出力装置接続部２４．２５及び２６は装置イ６− ／タフェイス３０．４０及び５０を介して入出力装置ｕ
ｔ　３　＋　４及び５との間の制御情報及びデータ授受
の制御ヲ行う。又ＤＭＡデータ転送モード時の制御情報
を保持するレジスタ類を有している。

この実施例において、チャネルインタフェイス１０及び
１１と、装置インタフェイス３０．４０及び５０は１バ
イト幅の双方向のデータ線と、データ授受全制御する制
御信号線とから構成される。

又アドレスバス１００のデータ幅は３バイト、高速デー
タバス１０１及び低速データバス１０２のデータ幅は１
バイトを仮定している。ＩＭ号線２００〜２０１，２１
０〜２１１　、２２０〜２２２，２３０〜２３１゜２４
０．２５０〜２５２，２６０〜２６１　　は人出力処ａ
ＳＩ装置の各ユニット間でデータ授受を行うためバス１
００，１０１及び１０２に各々接続されている。

次に以上の構成費素によるこの実施例の入出力処理装置
１２の制御動作を説明する。最初にホストプロセッサｌ
と入出力ｆｆｌ置３．４及び５のデータ転送の各々につ
いて説明する。

ホストプロセッサ１と低速のデータ転送速度をもつ入出
力装置３との間のデータ転送において。

入出力処理装置２０マイクロプロセツサ２２がホストフ
ロセッサ１からチャネルインタフェ（ス１１を介して上
位装置接続部２１に送られる入出力動作指令を受取ると
、入出力装置３の入出力動作を制御するマイクロプログ
ラム（以下マイクロプログラムａと記述する）に制御を
渡す。該マイクロプログラムａは入出力動作指令に基き
、書込み又は読出し動作を開始する。畜込み動作の場合
、マイクロプログラムａは書込みデータ金ホストプロセ
ッサ１から記１：は部２３に格納するため、入出力処理
装置数２の動作スケジー−ルの監視や、上位装置接続部
２０又は２１を介してホストプロセッサｌとの情報授受
の制御を行うマイ身ログログラム（以下マイクロプログ
ラム人と記述する）に制御を渡す。該マイクロプログラ
ムＡは上位装置接続部２１を介してホストプロセッサＩ
Ｋ書込みデータ送出を要求する。この要求が受付けられ
るとホストプロセッサｌからチャネルイノタフェイス１
１に書込みデータが送出され上位装置接続部２１のレジ
スタにセットされる。マイクロプログラムＡは前記デー
タを信号線２１０から低速データバス１０２に送出させ
、次いで信号線２２０によりマイクロプロセッサ２２の
レジスタにセットする。

次に前記データを信号線２２１から高速データバス１０
１　Ｋ送出し、同時に信号線２２２から前記書込みデー
タの書込みアドレスをアドレスバス１００に送出し、信
号線２３０及び２３１　を介して記憶部２３に畜込む。

上記動作を１バイトづつ繰返し、マイクロプログラムａ
の要求した誉込みデータ数を記憶部２３に書き終えると
、前記マイクロプログラムａに制御を戻す。マイクロプ
ログラムａは入出力装置３に対する書込みデータを。

記憶部２３から高速データ１０１を介してマイクロプロ
セッサ２２のレジスタに絖出し、更に低速データバス１
０２を介して入出力装置接続部２４のレジスタヘセット
し、入出力装置３との対話シーケンスを起動してｉｔｔ
インタフェイス３０へ書込みデータを送出する。この動
作ｔ１バイトづつ繰返えす。

９− 入出力装置３からの読出し動作の場合、前記マイクロプ
ログラムａは入出力装置３に対しデータ読出しの対話シ
ーケンスを起動する。入出力装置３から装置インタフェ
イス３０に読出しデータが送出され入出力装置接続部２
４のレジスタにセットされる。マイクロプログラムａは
前記読出しデータを信号線２４０全通して低速データバ
ス１０２に送出し、信号線２２０によりマイクロプロセ
ッサ２２のレジスタヘセノトスる。−＊舶蚕■−１１港
４春興４→壬ｆ　　　　−−〒ヅプ７−−−→→ζ可次
いで信号線２２１を介して高速データバス１０１へ送出
し、同時に信号線２２２を介して書込みアドレスをアド
レスバス１００Ｋ送り出し信号線２３０及び２３１を介
して記憶部２３に曹込む。上記動作全ｌバイト毎に繰返
す。

入出力装置３から記憶部２３への読出し動作が終了する
と、該マイクロプログラムａは前記読出しデータをホス
トプロセッサｌへ送出するため。

前記マイクロプログラムＡに制御ヲ渡す。該マイクロプ
ログラム八はホストプロセッサ１に上位装　１０− 置接続部２１を介して記憶部２３に格納された読出しデ
ータを送出する。即ち前記人出力装＋１３への書込み動
作時、ホストプロセッサ１から記憶部２３への書込動作
と逆方向のデータ転送を行う。

比較的低速のデータ転送速度を有する入出力装＃に対し
ては、前記のホストプロセッサ１と入出力装置３との間
の転送の如く、マイクロプロセッサ１の介入によりデー
タ転送の制御全行う。

次にホストプロセッサｌと中速のデータ転送速度をもつ
入出力装置４との間のデータ転送について説明する。入
出力処理装置２のマイクロプロセッサ２２が、ホストプ
ロセッサｌからチャネルイノタフェイスｌｌｋ介して上
位装置接続部２１に送られる入出力装置４への入出力動
作指令を受取ると、該入出力装置４の入出力動作全制御
するマイクロプログラム（以丁マイクロプログラムｂと
記述する）に制（６１渡す。該マイクロプログラムｂは
入出力動作指令に基き、書込み又は読出し動作を開始す
る。

ホストプロセッサ１と入出力装置２との間のデータ転送
動作は前記ホストプロセッサｌと入出力装置３との間の
データ転送動作と同様であるが。

入出力処理装置２と入出力装置４との間のデータ転送は
Ｉ）　ＩＶＩ　Ａデータ転送モードによりマイクロプロ
セッサ２２の介入なしに実行される。即ち入出力装置４
への書込み動作の場合、前記マイクロプログラムｂは入
出力装置接続部２５に低速データバス１０２を介してデ
ータ転送準備のための初期設定を行う。具体的には記憶
部２３へのアクセスアドレス、転送バイト数及びｌ）Ｍ
Ａデデー転送モード指定等の制御情報である。次いでマ
イクロプログラムｂは入出力装置接続部２５のＤＭＡリ
クエストフリップフロップをセットし一旦制御を緬己マ
イクロプログラムＡに戻す。以降記憶部２３から入出力
装置４へのデータ転送は制御回路２７により自動的に行
なわれる。

前記ＤＭＡリクエストフリップフロップの出力信号は制
御回路２７に送られ、ｌ）ＭＡデデー転送モードの優先
順位が判定せられる。該１）ＭＡデデー転送安安水受付
けられると制御回路２７はいわゆるサイクルスチールに
よるＤＭＡザイクルのタイミングで記１意部２３から入
出力装置接続部２５へのデータ読出し動作を行う。この
とき記憶部２３へのアクセスアドレスは信号線２５２か
らアドレスバス１００へ送出される。記憶部２３からの
読み出しデータは信号線２３０から高速データバス１０
１へ送出され信号線２５（ｌ介して入出力装置接続部２
５のレジスタにセットされる。前記１）ＭＡＡサイクル
よる読出し１曲作が終了すると、前記入出力装（直接＠
、部２５は自動的に入出力装置４との対話シーケンスを
起動し装置インタフェイス４０へ書込データを送出する
。該対話シーケンスが鰻重すると前記ＤＭＡリクエスト
フリップフロップがセットされて制御回路２７に送出さ
れる。

以上の動作を転送データバイト数繰返す。該制御シーケ
ンスのタイムチャートを第２図に示す。

入出力装置４からの続出し動作の場合、マイクロプログ
ラムｂは、前記書込み動作時と同様、入出力装置接続部
２５に１）　Ｍ　Ａデータ転送準備のための初期設定後
、入出力装置４に対して対話シー１３− ダンスを起動して制Ｘｌ’を前記マイクロプログラム人
に渡す。以降入出力装置４から記憶部２３へのデータ転
送は制御回路２７により自動的に行なわれる。前記マイ
クロプログラムｂによって起動された対話シーケンスで
入出力装置ｆ４からの読出しデータが装置ｄインタフェ
イス４０を介して入出力装置接続部２５のレジスタにセ
ットされる。該対話シーケンスが終了すると、入出力装
置接続＄２５ｆｉ、ＤＭＡリクエストフリップ７０ノブ
をセットして出力信号を制御回路２７へ送出する。以降
の動作は前記畳込動作時とは逆にサイクルスチールによ
るＤ　Ｍ　Ａサイクルのタイミングで人出ｆｌ［接続部
２５から記憶部２３への書込み動作が行なわれる。以上
の動作を転送データバイト数繰返へす。

該制御シーケンスのタイムチャートを第３図に示す。比
較的中速のデータ転送速度を有する入出力装置では前記
のホストプロセッサｌと入出力装置４との間のデータ転
送のクロく、ホストプロセッサｌと入出力処理装置２と
の間のデータ転送をマイクロプロセッサ２２の介入によ
り行い１人出力処１４− 埋装Ｗ２と入出力装置４との間のデータ転送をマイクロ
プロセッサ２２の介入なしに記憶部２３と入出内装Ｗ４
との間でＩ）　Ｍ　Ａデータ転送動作が行なわれる。

次にホストプロセッサｌと入出力装置５との間のデータ
転送について説明する。入出力処哩装薫２のマイクロプ
ロセッサ２２がホストプロセッサｌからチャネルインタ
フェイスｌＯを介して上位装置接続部２０に送られる入
出力装置５への入出力動作指令を受取ると、該入出力装
置′５の入出力動作ｋ　ｆｕｌｌ　呻するマイクロプロ
グラム（以下マイクロプログラムＣと記述する）に制御
を渡す。該マイクロプログラムＣは入出力動作指令に基
き、書込み又は絖出し動作ケ開始する。

入出力装置ｆ５への書込み動作の場合、前記マイクロプ
ログラムＣは人出力置部直接続Ｔａ１ｌ　２６に低速デ
ータバス１０２Ｔｈ介してデータ転送準備のだめの初期
設定を行う。具体的にはＤ　Ｍ　Ａデータ転送モード指
定１人出力装置１接続部２６と上位装置接続部２０との
間のデータ転送を指定する直結モード指定等の制御情報
である。次いでマイクロプログラムＣは前記マイクロプ
ログラムＡに対してホストプロセッサ１への読出し動作
の起動を要求する。該プログラムＡＹ′ｉ上位装置接続
部２０を介してホストプロセッサｌに読出し動作の起動
を行い最初の転送データを上位装置接続部２０のレジス
タにセットする。この後再び制御をマイクロプログラム
Ｃに戻し、該マイクロプログラムＣは人出力置部接＠都
２６のｌ）ＭＡリクエストフリップフロップをセットし
てＡｉｌ記マイクロプログラムＩｃ制御を渡す。以降ホ
ストプロセッサｌと入出力装置５との間のデータ転送は
マイクロプロセッサ２２０介入なしに匍１両回路２７に
より自動的に行なわれる。

前記Ｄ　Ｍ　Ａリクエストフリップフロップの出力信号
は制御回路２７に送出されＩ）ＭＡデデー転送モードの
優先順位が、判定せられる。該１）ＭＡデデー転送侠求
が受付けられると、サイクルスチールによるＤＭＡサイ
クルのタイミングで上位装置接続部２０のレジスタから
入出力装置接続部２６のレジスタへ高速データバス１０
１を介して転送される。該データ転送が終了すると上位
装置接続部２０はホストプロセッサ１から次のデータを
受は取るべく対話シーケンスを開始しホストプロセッサ
１からの読出しデータを上位装置接続部２０のレジスタ
にセットする。一方入出力装置接続部２６は入出力装置
５への対話シーケンスを起動し装置インタフェイス５０
に前記転送データを送出する０′該対話シーケンスが終
了すると入出力装置接続部２６はＤＭＡリクエストフリ
ップフロップをセットして制御回路２７へ送出し次のデ
ータ転送を要求する。該制御動作をホストプロセッサ１
から終了指示が送出されるまで繰返し行う。制御シーケ
ンスのタイムチャートを第４図に示す。

入出力装置５からの読出し動作の場合、書込動作と同様
前記マイクロプログラムＣは入出力装置接続部２６を初
期設定したあと、前記マイクロプログラムムにホストプ
ロセッサ１への書込み動作の起動を要求する。マイクロ
プログラムＡは上位装置接続部２０を介してホストプロ
セッサ１へ書−１７− 込み動作の起動を要求し、チャネルインタフェイス１０
をデータ転送動作の可能な状態に設定し再びマイクロプ
ログラムＣに制御を戻す。マイクロプログラムＣは入出
力装置５に対して対話シーケンスを起動しマイクロプロ
グラムＡに制御を渡す。

以降ホストプロセッサ１と入出力装置との間のデータ転
送は制御回路２７により自動的に行なわれるＯ 前記マイクロプログラムＣによって起動された対話シー
ケンスにより入出力装置５からの読出しデータが入出力
装置接続部２６のレジスタにセットされる。該対話シー
ケンスが終了すると入出力装置接続部２６はＤＭＡリク
エストフリップ７０ツブをセットしＤＭＡデータ転送を
要求する。該要求が受付けられるとＤＭＡサイクルのタ
イミングで入出力装置接続部２６のレジスタから上位装
置接続部２０のレジスタへ高速データバス１０１を介し
て移送される。該データ転送が終了すると、上位装置接
続部２０はホストプロセッサ１に前記転送データを送出
する。

１８− −実入出力装置接続部２６は入出力装置５に対して次の
読出しデータを受けとるだめ対話シーケンスを起動する
。該制御動作を入出力装置５からの終了指示又はホスト
プロセッサ１からの終了指示がある壕で繰返へし行う。

制御シーケンスのタイムチャートを第５図に示す。前記
入出力装置接続部２６のレジスタ又は上位装置接続部２
０のレジスタはＩＩ”　Ｉ　Ｆ　Ｏのようなバッファで
あってもよい０ 比較的高速のデータ転送速度を有する入出力装置では、
前記ホストプロセッサｌと入出力装置５との間のデータ
転送の如く、マイクロプロセッサ２２の介入なしに直接
データ転送が行なわれる。

以上ホストプロセッサ１と入出力装置３．４及び５との
データ転送動作を各々説明したが、前記各入出力装置の
データ転送は同時に実行制御され、データ転送の優先順
位は本実施例においては、入出力装置５．４及び３の順
に設定される。

本発明には以上説明したように、複数の上位装置接続部
を設けることにより、広範囲のデータ転送速度を有する
複数の入出力装置を接続できかつ容易に処理能力の向上
が得られるという効果がある０

【図面の簡単な説明】

第１図は本発明の１実施例を示すブロック図、第２図、
第３図は第１図に示した入出力処理装置の記憶部と入出
力装置との間のデータ転送動作のタイムチャート図、第
４図、第５図は第１図に示しだホストプロセッサと入出
力装置との間のデータ転送動作のタイムチャート図を示
す。 １・・・ホストプロセッサ、２・・・入出力処理装置、
３．４及び５・−・入出力装置、２０及び２１・−・上
位装置接続部、２２・・・マイクロプロセッサ、２３・
・・記憶部、２４．２５及び２６・・・入出力装置接続
部、２７・・・制御回路、１００・・・アドレスバス、
１０１・・・高速データバス、１０２・・・低速データ
バス、１０及び１１・・・チャネルインタフェイス、３
０．４０及び５０・・・装置インタフェイス、２２２．
２３１及び２５２−・−アドレスバス接続信号線、２０
１．２１１２２１．２３０．２５０及び２６０・・・高
速データバス接続信号線、２００．２１０．２２０．２
４０．２５１及び２６１・・・低速データバス接続信号
線−２１− ′４１　圀

Claims (1)

【特許請求の範囲】
1. 上位装置と入出力装置との間に介在する入出力処理装置
   において、マイクロプロセッサと、書込みおよび胱出し
   可能な記憶部と、第１の上位装置接続部と、第２の上位
   装置接続部と、ＤＭＡ機能を有する入出力装置接続部と
   、前記第１の上位装置接続部を介してマイクロプロセッ
   サの介入により前記上位ｉ置と入出力装置との間のデー
   タ転送番制御する手段と、前記第２上位装置接続部を介
   して、マイクロプロセッサの介入なしに直接前記上位装
   置と入出力装置との間のデータ転送を制御する手段とを
   有することを特徴とする入出力処理装置。