JPH01131471A - 順序回路 - Google Patents
順序回路Info
- Publication number
- JPH01131471A JPH01131471A JP62290402A JP29040287A JPH01131471A JP H01131471 A JPH01131471 A JP H01131471A JP 62290402 A JP62290402 A JP 62290402A JP 29040287 A JP29040287 A JP 29040287A JP H01131471 A JPH01131471 A JP H01131471A
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- JP
- Japan
- Prior art keywords
- circuit
- latch
- selector
- output
- scan
- Prior art date
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- Granted
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- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は順序回路に関し、特に順序回路において論理
回路のスキャンテストを行なうためのスキャンラッチ回
路に関するものである。
回路のスキャンテストを行なうためのスキャンラッチ回
路に関するものである。
第３図は従来の順序回路の構成図であり、図において、
１はスキャンレジスタ、２は論理回路、３はセレクタ回
路、４ａ、４ｂはそれぞれデータラッチを行なうマスタ
ランチ、スレーフ゛ランチである。
１はスキャンレジスタ、２は論理回路、３はセレクタ回
路、４ａ、４ｂはそれぞれデータラッチを行なうマスタ
ランチ、スレーフ゛ランチである。
次に動作について説明する。
テスト回路として使用しない時、スキャンレジスタ１は
通常のマスタスレーブラッチとして働く。
通常のマスタスレーブラッチとして働く。
この時セレクト信号りによりセレクタ回路３は入力す及
び入力ｄを選択する。ここで入力す及び入力ｄはそれぞ
れ各スキャンレジスタ１前段の論理回路２の出力である
。セレクタ回路３により選択された信号はマスタラッチ
４ａとスレーブラッチ４ｂにより保持され次段の論理回
路へと送られる。
び入力ｄを選択する。ここで入力す及び入力ｄはそれぞ
れ各スキャンレジスタ１前段の論理回路２の出力である
。セレクタ回路３により選択された信号はマスタラッチ
４ａとスレーブラッチ４ｂにより保持され次段の論理回
路へと送られる。
このときマスタラッチ４ａとスレーブラッチ４ｂとは相
反あるいはノンオーバラップなりロックｆとｇによって
ゲートされ、論理回路とともに順序回路を構成する。
反あるいはノンオーバラップなりロックｆとｇによって
ゲートされ、論理回路とともに順序回路を構成する。
一方テスト回路として使用する時、スキャンレジスタ１
はシフトレジスタ及び通常のマスタスレーブラッチとし
て働く。
はシフトレジスタ及び通常のマスタスレーブラッチとし
て働く。
すなわち、まず論理回路２の入力をセットするためにセ
レクタ信号りによりセレクタ回路３に入力ａ及び入力Ｃ
を選択させる。入力ａは前段のスキャンラッチの出力あ
るいは外部入力端子からの信号であり、クロックｒとｇ
によりデータをシリアルに送ることでデータラッチ回路
４ａ及び４ｂに所望の値（１または０）をセントする。
レクタ信号りによりセレクタ回路３に入力ａ及び入力Ｃ
を選択させる。入力ａは前段のスキャンラッチの出力あ
るいは外部入力端子からの信号であり、クロックｒとｇ
によりデータをシリアルに送ることでデータラッチ回路
４ａ及び４ｂに所望の値（１または０）をセントする。
そして、データラッチ回路４ａ、４ｂに所望のデータが
セットされた状態でセレクタ選択信号りを切り換え、セ
レクタ回路３に入力ｂ及び入力ｄを選択させる。この人
力す及び入力ｄは上述のように各セレクタ回路３前段の
論理回路２の出力であるため、この状態でクロックｆと
ｇを１回だけ入力することにより論理回路の出力がデー
タラッチ回路４ａ及び４ｂにセットされる。ここで再び
セレクタ選択信号りを切り換え、セレクタ回路３を入力
ａ及び人力Ｃ側へ切り換え、クロックｆとｇによりデー
タランチにセットされた値をシリアルに端子ｅへ送る。
セットされた状態でセレクタ選択信号りを切り換え、セ
レクタ回路３に入力ｂ及び入力ｄを選択させる。この人
力す及び入力ｄは上述のように各セレクタ回路３前段の
論理回路２の出力であるため、この状態でクロックｆと
ｇを１回だけ入力することにより論理回路の出力がデー
タラッチ回路４ａ及び４ｂにセットされる。ここで再び
セレクタ選択信号りを切り換え、セレクタ回路３を入力
ａ及び人力Ｃ側へ切り換え、クロックｆとｇによりデー
タランチにセットされた値をシリアルに端子ｅへ送る。
この端子ｅは後段のスキャンレジスタ１の入力あるいは
出力端子である。
出力端子である。
従ってセレクタ回路３の制御信号り及びクロックｆ、ｇ
を切り換えることにより、論理回路への入力データセン
ト、出力データの取り出しが可能となり、論理回路２の
テストを行なうことができる。なお第５図にこれらの動
作に関係する各信号のタイムチャートが示されている。
を切り換えることにより、論理回路への入力データセン
ト、出力データの取り出しが可能となり、論理回路２の
テストを行なうことができる。なお第５図にこれらの動
作に関係する各信号のタイムチャートが示されている。
従来′の順序回路は以上のように構成されており、論理
回路の入力部及び出力部にマスタスレーブ形のスキャン
レジスタが必要であるため、回路全体の素子数が多くな
ってしまう等の問題点があった。
回路の入力部及び出力部にマスタスレーブ形のスキャン
レジスタが必要であるため、回路全体の素子数が多くな
ってしまう等の問題点があった。
また第４図に示す順序回路では、一部の論理回路２ａ、
２ｂの後段にはデータランチが１つしかなく、このよう
な構成のものではスキャンテストの際データラッチ回路
を付加しなければならず、素子数が大幅に増大してしま
うという問題点があった。
２ｂの後段にはデータランチが１つしかなく、このよう
な構成のものではスキャンテストの際データラッチ回路
を付加しなければならず、素子数が大幅に増大してしま
うという問題点があった。
この発明は上記のような問題点を解決するためになされ
たもので、論理回路の入力部及び出力部にマスタスレー
ブ形のスキャンレジスタを必要とせず、これにより回路
全体の素子数を低減できる順序回路を得ることを目的と
する。
たもので、論理回路の入力部及び出力部にマスタスレー
ブ形のスキャンレジスタを必要とせず、これにより回路
全体の素子数を低減できる順序回路を得ることを目的と
する。
この発明に係る順序回路は、スキャンラッチ回路を、そ
の前段の論理回路の出方あるいは前段からのシフト信号
のいずれか一方を選択するセレクタ回路とその選択出力
をラッチする単一のラッチ回路とから構成し、論理回路
の大刀側と出方側のスキャンラッチ回路ではそのセレク
タ回路の選択制御信号をそれぞれ独立に制御するように
したものである。
の前段の論理回路の出方あるいは前段からのシフト信号
のいずれか一方を選択するセレクタ回路とその選択出力
をラッチする単一のラッチ回路とから構成し、論理回路
の大刀側と出方側のスキャンラッチ回路ではそのセレク
タ回路の選択制御信号をそれぞれ独立に制御するように
したものである。
この発明においては、論理回路のスキャンテストを行な
うためのスキャンラッチ回路をセレクタ回路と単一のラ
ッチ回路とから構成し、論理回路の前段と後段のスキャ
ンラッチ回路ではそのセレクタ回路にそれぞれ独立に入
力選択を行わせることにより、通常時の順序回路動作と
テスト時のスキャン動作を切り換えるようにしたから、
マスタスレーブ形のスキャンレジスタが不必要となり、
この結果回路全体の素子数を低減することができる。
うためのスキャンラッチ回路をセレクタ回路と単一のラ
ッチ回路とから構成し、論理回路の前段と後段のスキャ
ンラッチ回路ではそのセレクタ回路にそれぞれ独立に入
力選択を行わせることにより、通常時の順序回路動作と
テスト時のスキャン動作を切り換えるようにしたから、
マスタスレーブ形のスキャンレジスタが不必要となり、
この結果回路全体の素子数を低減することができる。
以下、この発明の一実施例を図について説明する。
第１図は本発明の一実施例による順序回路を示し、１ａ
〜ＩＣはスキャンラッチで、それぞれ入力セレクタ回路
３ａ〜３Ｃとデータラッチ回路４ａ〜４Ｃとから構成さ
れている。２ａ１２ｂは該各スキャンラッチｌａ、ｌｂ
間、ｌｂ、ｌｃ間に挿入された論理回路である。
〜ＩＣはスキャンラッチで、それぞれ入力セレクタ回路
３ａ〜３Ｃとデータラッチ回路４ａ〜４Ｃとから構成さ
れている。２ａ１２ｂは該各スキャンラッチｌａ、ｌｂ
間、ｌｂ、ｌｃ間に挿入された論理回路である。
次に動作について説明する。
通常時、セレクタ３ａ及び３ｂはセレクト選択信号ｈａ
及びｈｂによりそれぞれ論理回路の出力す、ｄ、 ｊ
を選択しており、この状態でデータラッチ４ａ〜４Ｃを
２相のノンオーバラップなりロックｆとｇにより制御す
ることにより順序回路動作を行なう。
及びｈｂによりそれぞれ論理回路の出力す、ｄ、 ｊ
を選択しており、この状態でデータラッチ４ａ〜４Ｃを
２相のノンオーバラップなりロックｆとｇにより制御す
ることにより順序回路動作を行なう。
一方テスト時には、上記スキャンラッチ回路は従来のも
のと同様にシフトレジスタ及び通常のデークラッチとし
て働く。
のと同様にシフトレジスタ及び通常のデークラッチとし
て働く。
この動作をまず論理回路２ａのテストの場合に、ついて
説明する。セレクタ入力選択信号ｈａ及びｈｂによりセ
レクタ回路３ａ及び３ｂに信号ａ。
説明する。セレクタ入力選択信号ｈａ及びｈｂによりセ
レクタ回路３ａ及び３ｂに信号ａ。
Ｃを選択させることにより、シフトレジスタを構成し、
この状態でクロックｆとｇにより外部からデータをシリ
アルに送ることでデータラッチ回路４ａに所望の値をセ
ットする。このデータラッチ回路４ａの出力は論理回路
２ａの入力データとなる。ここでクロックｆがＬの状態
、つまりデータラッチ４ａのゲートが開かない状態でセ
レクタ選択信号ｈｂのみを切り換えセレクタ回路３ｂに
通常時の入力ｄ側を選択させ、この状態でクロックｇを
Ｈにして、つまりデータラッチ回路４ｂのゲートを開け
てこれに論理回路２ａの出力をラッチさせる。
この状態でクロックｆとｇにより外部からデータをシリ
アルに送ることでデータラッチ回路４ａに所望の値をセ
ットする。このデータラッチ回路４ａの出力は論理回路
２ａの入力データとなる。ここでクロックｆがＬの状態
、つまりデータラッチ４ａのゲートが開かない状態でセ
レクタ選択信号ｈｂのみを切り換えセレクタ回路３ｂに
通常時の入力ｄ側を選択させ、この状態でクロックｇを
Ｈにして、つまりデータラッチ回路４ｂのゲートを開け
てこれに論理回路２ａの出力をラッチさせる。
この後、セレクタ選択信号ｈｂを切り換え、セレクタ回
路３ｂに入力Ｃ側を選択させ再びシフトレジスタを構成
する。この状態でクロックｆとｇによりデータをシフト
させ論理回路２ａの出力を外部に取り出す。
路３ｂに入力Ｃ側を選択させ再びシフトレジスタを構成
する。この状態でクロックｆとｇによりデータをシフト
させ論理回路２ａの出力を外部に取り出す。
次に論理回路２ｂのテストについて説明する。
セレクタ選択信号は論理回路２ａのテストの場合と同様
にしてシフトレジスタを構成しておき、データラッチ回
路４ｂに所望の値をセットする。ここでクロックｇがＬ
の状態でセレクタ選択信号ｈａのみを切り換えセレクタ
回路３Ｃに通常時の入力ｊ側を選択させ、この状態でク
ロックｆ゛をＨにしてデータラッチ回路４Ｃに論理回路
２ｂの出力をラッチさせる。この後は論理回路２ａのテ
スト時と同様、シフト動作により論理回路２ｂの出力を
外部に取り出す。なお、第２図は論理回路２ａ及び２ｂ
のテスト時のタイムチャートを示している。
にしてシフトレジスタを構成しておき、データラッチ回
路４ｂに所望の値をセットする。ここでクロックｇがＬ
の状態でセレクタ選択信号ｈａのみを切り換えセレクタ
回路３Ｃに通常時の入力ｊ側を選択させ、この状態でク
ロックｆ゛をＨにしてデータラッチ回路４Ｃに論理回路
２ｂの出力をラッチさせる。この後は論理回路２ａのテ
スト時と同様、シフト動作により論理回路２ｂの出力を
外部に取り出す。なお、第２図は論理回路２ａ及び２ｂ
のテスト時のタイムチャートを示している。
このように本実施例ではマスタスレーブ形のスキャンラ
ッチの代わりに、そのマスタランチ及び素子数を低減す
ることができる。
ッチの代わりに、そのマスタランチ及び素子数を低減す
ることができる。
また、この実施例の順序回路において、従来の順序回路
のようにマスタラッチとスレーブラッチ間に論理回路が
挿入されていない構成にしたい場合には、マスタランチ
、スレーブラッチに相当するスキャンラッチ、例えばデ
ータラッチ回路４ａと４ｂの入力セレクタ３ａ、３ｂの
セレクタ選択信号を同時に切り換えるようにすればよく
、この場合従来のテスト回路と全く同じ動作をするため
、従来のテスト方法もこの実施例の回路構成で実現でき
る。
のようにマスタラッチとスレーブラッチ間に論理回路が
挿入されていない構成にしたい場合には、マスタランチ
、スレーブラッチに相当するスキャンラッチ、例えばデ
ータラッチ回路４ａと４ｂの入力セレクタ３ａ、３ｂの
セレクタ選択信号を同時に切り換えるようにすればよく
、この場合従来のテスト回路と全く同じ動作をするため
、従来のテスト方法もこの実施例の回路構成で実現でき
る。
なお、上記実施例ではマスタラッチ、スレーブラッチに
相当するスキャンラッチの間に論理回路を挿入したが、
論理回路を挿入しない部分があってもよく、動作には何
ら影響はない。
相当するスキャンラッチの間に論理回路を挿入したが、
論理回路を挿入しない部分があってもよく、動作には何
ら影響はない。
以上のようにこの発明によれば、論理回路前段及び後段
のマスタラッチあるいはスレーブラッチにそれぞれセレ
クタ回路を設け、該各セレクタ回路に独立に入力選択を
行わせて通常時の順序回路動作とテスト時のスキャン動
作を切り換えるようにしたので、マスタスレーブ形のス
キャンレジスタを必要とせず、回路全体の素子数が少な
い順序回路を得ることができる。
のマスタラッチあるいはスレーブラッチにそれぞれセレ
クタ回路を設け、該各セレクタ回路に独立に入力選択を
行わせて通常時の順序回路動作とテスト時のスキャン動
作を切り換えるようにしたので、マスタスレーブ形のス
キャンレジスタを必要とせず、回路全体の素子数が少な
い順序回路を得ることができる。
第１図はこの発明の一実施例による順序回路を示すブロ
ック構成図、第２図は該順序回路の論理回路テスト時の
動作を説明するためのフローチャート図、第３図は従来
の順序回路を示すブロック構成図、第４図は従来の他の
順序回路を示すブロック構成図、第５図は第３図に示す
順序回路の論理回路テスト時の動作を説明するためのフ
ローチャート図である。 １ａ〜ＩＣ・・・スキャンラッチ回路、２ａ、２ｂ・・
・論理回路、３ａ〜３Ｃ・・・セレクタ、４ａ〜４Ｃ・
・・データラッチ、ｈａ、ｈｂ・・・セレクター選択信
号。 なお、図中同一符号は同−又は相当部分を示す。
ック構成図、第２図は該順序回路の論理回路テスト時の
動作を説明するためのフローチャート図、第３図は従来
の順序回路を示すブロック構成図、第４図は従来の他の
順序回路を示すブロック構成図、第５図は第３図に示す
順序回路の論理回路テスト時の動作を説明するためのフ
ローチャート図である。 １ａ〜ＩＣ・・・スキャンラッチ回路、２ａ、２ｂ・・
・論理回路、３ａ〜３Ｃ・・・セレクタ、４ａ〜４Ｃ・
・・データラッチ、ｈａ、ｈｂ・・・セレクター選択信
号。 なお、図中同一符号は同−又は相当部分を示す。
Claims (3)
- （１）論理回路、及び該回路のスキャンテストを行なう
ためのスキャンラッチ回路を有する順序回路において、 上記スキャンラッチ回路を、その前段の論理回路の出力
あるいは前段からのシフト信号のいずれか一方を選択す
るセレクタ回路とその選択出力をラッチする単一のラッ
チ回路とから構成したことを特徴とする順序回路。 - （２）上記論理回路の入力側と出力側のスキャンラッチ
回路ではそのセレクタ回路の選択制御信号をそれぞれ独
立に制御するようにしたことを特徴とする特許請求の範
囲第１項記載の順序回路。 - （３）上記入力側、及び出力側スキャンラッチ回路のラ
ッチ回路は、それぞれマスタ・スレーブ形スキャンラッ
チ回路のマスタあるいはスレーブラッチ回路、及びスレ
ーブあるいはマスタラッチ回路であることを特徴とする
特許請求の範囲第２項記載の順序回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62290402A JP2514989B2 (ja) | 1987-11-16 | 1987-11-16 | 順序回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62290402A JP2514989B2 (ja) | 1987-11-16 | 1987-11-16 | 順序回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01131471A true JPH01131471A (ja) | 1989-05-24 |
| JP2514989B2 JP2514989B2 (ja) | 1996-07-10 |
Family
ID=17755547
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62290402A Expired - Fee Related JP2514989B2 (ja) | 1987-11-16 | 1987-11-16 | 順序回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2514989B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03290942A (ja) * | 1989-12-22 | 1991-12-20 | Matsushita Electric Ind Co Ltd | 半導体集積回路と発光素子と半導体集積回路試験装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60171545A (ja) * | 1984-02-17 | 1985-09-05 | Nec Corp | 論理集積回路 |
| JPS6295476A (ja) * | 1985-10-22 | 1987-05-01 | Mitsubishi Electric Corp | テスト回路 |
| JPS62135781A (ja) * | 1985-12-09 | 1987-06-18 | Mitsubishi Electric Corp | テスト回路 |
-
1987
- 1987-11-16 JP JP62290402A patent/JP2514989B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60171545A (ja) * | 1984-02-17 | 1985-09-05 | Nec Corp | 論理集積回路 |
| JPS6295476A (ja) * | 1985-10-22 | 1987-05-01 | Mitsubishi Electric Corp | テスト回路 |
| JPS62135781A (ja) * | 1985-12-09 | 1987-06-18 | Mitsubishi Electric Corp | テスト回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03290942A (ja) * | 1989-12-22 | 1991-12-20 | Matsushita Electric Ind Co Ltd | 半導体集積回路と発光素子と半導体集積回路試験装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2514989B2 (ja) | 1996-07-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |