JPH01132143A - 半導体記憶装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は信頼性の極めてすぐれた半導体記憶装置の製造
方法に関するものである。

一般に、トランジスタ等が形成された半導体基体は通常
セラミックパッケージ（セラミックパッケージをガラス
で封止する方法をも含む）、金属キャップを用いたセラ
ミックパッケージ、若しくはプラスチックパッケージ等
の封止体により封止される。これらのパッケージのうち
とくにセラミックパッケージにおけるセラミック材料に
は数以下余白 ｐｐｍ程度のウラニウムやトリウム等が含まれている。

一方、プラスチックパッケージ材料にはフィラーと呼ば
れるアルミナ等微粒分が使用されており、このフィラー
内にも上記不純物が含有されている。

これらの不純物は、例えば１６　ｔｈ　ｐｒｏｃｅｅｄ
ｉｎｇｓｏｆ　ｒｅｌｉａｂｉｌｉｔｙ　ｐｈｙｓｉｃ
ｓ　（１９７８）　、　ｐ３３に述べられているように
、α線を放出し、半導体ペレット内に構成したダイナミ
ックメモリー回路の誤動作（ソフトエラーと呼ぶ）の要
因となることが知られている。

ところで、このα線によるソフトエラーは以下に述べる
種々のメモリー回路においても生じることがわかった。

まず、第１図で示されたようなスタティック型のＭＯＳ
メモリーセル回路の場合である。このセル回路は、第２
図の平面図で示すように半導体基体１内に形成された拡
散領域（点線）およびその半導体基体１表面上に形成さ
れた配線層により構成される。なお、第２図は、半導体
基体１内に形成された拡散領域（点線）と、その表面上
に形成された多結晶シリコン層から成る電源線ＶＬおよ
びワード線ＷＬの配線層のみを示している。図面を複雑
にするため省略された第１図におけるビット線す、ｂお
よび接地線Ｇは、アルミニウム層から成り、上記電源線
ＶＬおよびワード線ＷＬを横切るように絶縁層を介して
半導体基体１表面上に形成される。

そこで、第１図に示すような１つのセル回路を構成する
第２図ρ半導体記憶装置において、ＭＯＳトランジスタ
Ｑ、がオフし、一方ＭＯ８）ランジスタＱ２がオンし、
”ｌ″の情報を保持しているとする。このような状態に
おいてパッケージから放出したα線がトランジスタＱ１
のドレイン拡散領域り、（第１図の接続点Ａ）にあたっ
た場合、このドレイン拡散領域Ｄ１直下の半導体基体内
にホールとエレクトロンとのペアが発生する。一方、こ
の半導体記憶装置において、電源線ＶＬには正の電源電
圧ＶＤＤが与えられ、しかもＭＯＳトランジスタＱ□が
オフのため、ドレイン拡散領域りには、はぼ電源電圧Ｖ
ＤＤの電位レベルが与えられる。

したがって、負のエレクトロンがこのドレイン拡散領域
り、内に誘起される。このため、このドレイン拡散領域
り、に接続されたＭＯＳトランジスタＱ２のゲート（第
１図の接続点Ａ）の電位が低下し、ＭＯＳ）ランジスタ
Ｑ、のゲート（第１図の接続点Ｂ）の電位より低くなっ
てしまう。

この結果、ＭＯＳトランジスタＱ、がオンし、ＭＯＳ）
ランジスタＱ２がオフし　ｗ１″の情報から＠０”の情
報に反転してしまう。

同様に、この半導体記憶装置において、“０”の情報を
保持していた場合にもα線があたること　　：によって
ＩＩＩＮの情報に反転してしまう。すなわち、ＭＯＳト
ランジスタＱ１がオンで、一方ＭＯＳトランジスタＱ、
がオフの状態で、パッケージから放出したα線がトラン
ジスタＱ２のドレイン拡散領域Ｄ２（第１図の接続点Ｂ
）にあったとき、　　（前記と同様な理由により、今度
はドレイン拡散領域Ｄ２に接続されたＭＯＳトランジス
タＱ、のゲート（第１図の接続点Ｂ）の電位が低下し、
ＭＯＳトランジスタＱ２のゲート（第１図の接続点Ａ）
の電位より低くなってしまう。

この結果、ＭＯＳ）ランジスタＱ１がオフし、ＭＯＳ）
ランジスタＱ２がオンし、”ｏｎの情報から”１″の情
報に反転してしまう。

次に、ダイナミック型の１６にビットＮＭＯＳメモリー
回路の場合である。

第３図はその回路の一部を示す。図において、ダミーセ
ルＤＭＣ，は、メモリーセルＭＣ８゜ＭＣ，の電圧レベ
ルをセンスアンプＡＭＰ、で比較するために用いられ、
一方ダミーセルＤＭＣ３；まメモリーセルＭＣ，の電圧
レベルをセンスアンプＡＭＰ、で比較するために用いら
れる。同様に、ダミーセルＤＭＣ２はメモリーセルＭｃ
４９Ｍｃ。

Ｏｉ電圧レベルセンスアンプＡＭＰ２で比較するために
用いられ、一方ダミーセルＤＭＣ，はＭＣ２つ電圧レベ
ルをセンスアンプＡＭＰ２で比較するｋめに用いられる
。なお、Ａ　Ｄ　＋　　、Ａ　Ｄ　２はアドレス回路を
示す。

このようなメモリー回路を構成する半導体装置装置にお
いて、メモリーセルあるいはダミーセル部分にパッケー
ジから放出したα線があたって誤動作が生じることはも
ちろんのこと、第３図に示すセンスアンプＡＭＰ、、Ａ
ＭＰ、のととにおいても発生する。特にこのセンスアン
プＡＭＰ！　。

ＡＭＰ２のところで生じるソフトエラーは、メモリーセ
ルおよびダミーセル部分で生じるソフトエラーにくらべ
て極めて高いことが観測された。この理由としては、１
つのセンスアンプの面積は１つのセルに比べてかなり大
きく、しかもデータ線ＤＬ、、ＤＬ、が拡散層で、α線
の当る確率が高いためと考えられる。

次に、このメモリー回路のセンスアンプのところにパッ
ケージから放出されたα線があたった場合に生じるソフ
トエラーを第４図の電圧変動特性図を用いて説明する。

第３図におけるメモリーセルＭＣ，内の情報″０”を読
み出すとする。

マス、クロックパルスφ、の信号によってＭＯＳトラン
ジスタＱｓ　　、Ｑａをオンさせる。これによってデー
タ線ＤＬ、、ＤＬ、は、ＶＤＤレベルすなわ、ち“１″
レベルにプリチャージされる。第４図におけるｔｌがプ
リチャージ開始時である。プリチャージ完了後、情報の
読み出しを行う。読み出し開始時（＋２　）には、ダミ
ーセルのワード線ＷＤ、とメモリーセルのワード線Ｗ２
が選択され、ダミーセルＤＭＣ，のＭＯＳ）ランジスタ
Ｑ７およびメモリーセルＭＣ１のＭＯＳ）ランジスタＱ
８がオンする。この時、データ線ＤＬ、、ＤＬ２の電圧
レベルは第４図に示されるように下降する。

タミーセルＤＭＣ，のキャパシタＣ６の容量値はセルＭ
Ｃ，のキャパシタＣ２の容量値よりおよそ１／２の値を
示している。したがって、＋２直後では、データ線ＤＬ
、の電圧レベルは実線で示されたように下降する。一方
、データ線ＤＬ２の電圧レベルは一点鎖線で示されたよ
うに下降する。

データ線ＤＬ、およびＤＬ、の電圧レベル差を増幅する
ためにＭＯＳ）ランジスタＱ、がクロックパルスφ、の
信号によってオンとなる時、すなわち増幅開始時ｔ、を
経過するまでにパッケージから放出したα線がデータ線
ＤＬ、にあたもなげれば、増幅開示時ｔｌ後のデータ線
ＤＬ、およびＤＬ２の電圧レベルは第４図の点線ＤＬ１
　、ＤＬ２に示すような状態になる。そして、時間ｔ４
のところで増幅が完了する。

ところが、第４図に示すｔＸＯ時点でα線がデータ線Ｄ
Ｌ、にあたると、前述したスタティック型のＭＯＳメモ
リーセル回路を構成する半導体記憶装置の場合と同様な
理由により、データ線ＤＬ。

の電圧レベルが低下する。そして、ｔ、の時点ではデー
タ線ＤＬ、およびＤＬ、の電圧レベルが逆転する。

このため、増幅開始（＋３　）後のデータ線ＤＬ。

およびＤＬ、の電圧レベルは、第４図におけるＤＬ、お
よびＤＬ、のようになる。そして、増幅完了時ｔ４には
、データ線ＤＬ、およびＤＬ２の電圧レベルが完全に反
転してしまう。

したがって、本来ならば、データ線ＤＬ、の電位はほぼ
ＶＤＤレベルで、ＭＯＳトランジスタＱ＋’。

をオンとし、データ線ＤＬ２の電位は接地レベルでＭＯ
Ｓ）ランジスタＱＩＩをオフとするものであるが、α線
の影響によってデータ線ＤＬ、の電位は接地レベル、デ
ータ線ＤＬ、の電位はＶＤＤレベルとなるためＭＯＳ）
ランジスタＱｔｏがオフとなり、ＭＯＳトランジスタＱ
ｎがオンとなる。

この結果、メモリーセルＭＣ，内の情報があたかも”１
″であったように読み出されてしまう。

このような問題は、メモリーセルＭＣ，内の情報”１”
を読み出す場合においても生じた。この場合においては
α線がデータ線ＤＬ、にあったとき情報反転が生じた。

上述したセンスアンプは、第５図に示されるように半導
体基体１内および基体上に構成される。

図において、多結晶シリコンから成るゲート電極Ｇ■、
ソース拡散領域Ｓ１１およびドレイン拡散領域Ｄｌｌに
よってＭＯＳ）ランジスタＱｔ＋を構成している。そし
て、多結晶シリコンから成るゲート電極Ｇ、２．ソース
拡散領域Ｓ＋２およびドレイン拡散領域り１．によって
ＭＯＳトランジスタＱ　＋２を構成している。ゲート電
極Ｇ１．は接続点Ｊ、のところでドレイン拡散領域ＤＩ
２に接続されている。−方、ゲート電極Ｇ、２は接続点
Ｊ２のところでドレイン拡散領域り２．に接続されてい
る。そして、ＭＯＳ）ランジスタＱ、のドレイン拡散領
域（図示ず）に接続されている。２層目のアルミニウム
配線層２は、接続点Ｊ、およびＪ４のところでソース拡
散領域Ｓ１１およびＳ１２に接続されている。なお、ド
レイン拡散領域り、ｌおよびＤＩ２はそれぞれデータ線
ＤＬ、およびＤＬ２として用いるために横方向に延びて
いる。

さらに、バイポーラメモリーセル回路の場合である。

バイポーラメモリーセル回路は、第６図に示すように、
抵抗Ｒ＋　　、Ｒ２、ダイオードＤＩ−Ｄ２、マルチエ
ミッタトランジスタＱ＋２＋　Ｑ１０とから成る。ダイ
オードＤ、ＩＤ２、抵抗Ｒ，，ｒＬ、の共通接続線はワ
ード線Ｗ＋に接続され、トランジスタＱ１２　’Ｉ　Ｑ
Ｃｓのそれぞれの一方のエミッタはそれぞれピット線Ｂ
、、Ｂ、に接続され、他方のエミッタは情報保持用定電
流源ＩＳＴに接続されている。

上記のバイポーラメモリーセル回路は公知であり、情報
の保持は双安定回路、つまり、フリップフロップ回路の
安定状態により行なわれる。すなわち、トランジスタＱ
　＋ｔ　＋　ＱＣｓのベース間電位差が生ずれば、コレ
クターペース交差結合による正帰還がかかり、トランジ
スタＱ、２＋　Ｑ１０のうち、ペース電位が高い方のト
ランジスタがオンし、他方のトランジスタはオフして一
つの安定状態となる。

この情報保持能力は、直流的には、安定状態でのトラン
ジスタＱ＋ｔ　＋　Ｑ１０のベース間電位差できまる。

また交流的にはフリップフロップ回路の反転のし易さと
いう点からはトランジスタの電流増幅率、高周波利得帯
域幅、ペース抵抗、寄生容量等の高周波特性やトランジ
スタのコレクタに負荷として接続されている抵抗（Ｒ１
、Ｒｅ　　）やダイオード（Ｄ２．Ｄ、）の高周波特性
によりきまる。

情報保持能力を高めるためにはこれらによる高周波特性
を悪くすればよい。しかし、バイポーラメモリーが高速
化されるためには、これらの特性を良くする必要があり
、超高速バイポーラメモリーにおいては、高速化に伴な
い必然的に情報保持能力が低下する。

このようなボイボーラメモリーにおいて、情報反転は以
下の様に説明される。

バイポーラメモリー回路を構成する半導体基体において
、その基体を封止するパッケージから放出したα線が基
体内に入射するとその入射路程中にα線のエネルギー損
失によりホールとエレクトロンとのペアを生成する。こ
のホール・エレクトロンベアは、トランジスタのコレク
タ・ペース領域間空乏層およびコレクタ領域・基体間空
乏層を通して収集され、ノイズ電流を発生する。第６図
において、トランジスタＱ＋２がオンし、トランジスタ
Ｑ１３がオフとなっているとき、正常動作では第７図実
線で示す様に、トランジスタＱ＋３のコレクタ電位ＶＣ
ｔはトランジスタＱ＋ｚのコレクタ電位ＶＣＯよりも高
い電位関係にある。ところが、α線が基体内に入射する
ことにより生成されたホール・エレクトロンペアのうち
コレクタ・ベース領域間空乏層により収集されたものは
、ノイズ電流■。を発生する。このノイズ電流Ｉｎはト
ランジスタＱ＋ｓのコレクタ・ペース領域間寄生容量Ｃ
ＴＣ２を通して流れ、トランジスタＱＩ３のコレクタ電
位ＶＣＩをひきさげる。このため、第７図の点線および
一点鎖線で示すようにフリップフロップメモリセルは反
転動作し始め、一方の安定状態へ移行する。そして、完
全に情報反転が起きる。

このように、電荷を用いて情報を保持するようなメモリ
ー回路はα線によって誤動作してしまう。

したがって、本発明は前述したα線忙よるメモする不純
物から飛来するα粒子をポリイミド系樹脂もしくはポリ
イミド・イソインドロ・キナゾリンジオン樹脂（以下Ｐ
ＩＩ樹脂と記す）により減衰、吸収させるものである。

したがって、減衰材。

吸収材となる樹脂被覆膜は、α粒子を透過させない程度
に厚い膜であることが要求される。素子特性の変動をき
たさない程度とするためには、この厚さは少なくとも１
０μｍ以上であることが好ましく３０μｍ以上であれば
さらに好門しい。α線の透過を防止する能力は、前記樹
脂被覆膜に限らず、絶縁膜が一般に有する能力である。

しかしながら、従来から半導体装置に用いられている二
酸化シリコン、リンガラス、窒化シリコン、酸化アルミ
ニウム等の絶縁膜を、半導体基板上に１０μｍ以上堆積
させることは極めて困難である。すなわち、気相成長法
によるこれらの絶縁膜では膜の応力が極めて大きく、数
μｍ以上堆積させると、クラックを生じる。またスパッ
タリング法では、クラックの発生率を比較的小さいまま
堆積させることが可能であるが、堆積速度が数百ν分と
極めて小さく、１０μｍ以上堆積させることは現実的に
不可能である。これに対して、ポリイミド樹脂やＰＩＩ
樹脂では、膜の応力が約４Ｋｐｆ／−と極めて小さく、
また破断歪も約３０％と前記無機絶縁膜に比して約１桁
大きいため、数十μｍの厚膜なりラック？全く発生させ
ずに形成することができる。一方、高分子樹脂の中には
、上記のポリイミド樹脂やＰＩＩ樹脂膜と同様の膜形成
特性を具備するものがある。一般にセラミックパッケー
ジの封止工程は４５０Ｃ前後の高温中で行われるため、
この温度に耐え得る耐熱性が要求される。この特性を満
足するものは上記樹脂があげられる。

以下余白 すなわち第８図にその例を示すように、各種高分子樹脂
について熱重量減少分析を行うと、シリコーン樹脂１３
、エポキシ樹脂１４等では２００〜２５０Ｃから重量減
少が始まるが、ポリイミド樹脂１２では５００Ｃから減
少が開始する。ＰＩＩ樹脂１１ではさらに耐熱性が優れ
、６００Ｃにおける重量残存率も約７０％で最も優れて
〜・る。このようにポリイミド樹脂若しくはＰＩＩ樹脂
は。

前述の高温工程に対する耐熱性を有している。

また、ＰＩＩ樹脂あるいはポリイミド樹脂においては、
α線の発生源となるウラニウム、トリウム等の不純物含
有量か０．１〜数ｐｐｂ程度と極めて少ない（これらの
不純物分析は放射化分析法によりた）。したがって、Ｐ
ＩＩ樹脂もしくはポリイミド樹脂はセラミックパッケー
ジ材料から放射されるα線を阻止すると同時に、該樹脂
自身非常に高純度のものがえられやす（従って又発生さ
せ、るα線も極めて微量になる。一方、一般に有機高分
子材料は無機材料に比べて前記不純物含有量は少ないと
言える。しかし、有機高分子材料の一例として、ポリエ
チレン樹脂の場合ではウラニウム含有量は４０〜５０ｐ
ｐｂと比較的多（、有機高分子材料が必ずしも適してい
るとは限らない。ＰＩＩ樹脂、ポリイミド樹脂は、いず
れもウラニウム、トリウム等の不純物含有量の点からも
すぐれた材料と言える。しかし、前述のように、耐熱性
の点からは、ＰＩＩ樹脂の方がさらに好ま゛しい。

また、こ〜でポリイミド樹脂とは芳香族ジアミンと芳香
族テトラカルボン酸二無水物とを反応して得られる重合
物を言い、ＰＩＩ樹脂とは芳香族ジアミンと芳香族テト
ラカルボ゛ン酸と芳香族ジアミノカルボンアミドとを反
応して得られる重合物を言い、いずれも周知のものであ
り、ＰＩＩ樹脂については例えば特公昭４８−２９５６
号特許公報にその製造方法を含めて詳しく記載されてい
る。

α線の影響を受けるのは半導体基体内に形成されたメモ
リー回路の一部を構成する領域であるから、α線の侵入
を阻止するために設ける樹脂の被覆膜は少な（ともその
領域上に存在しなければならない。

なお、上記半導体基板は絶縁層、電極、配線層等がある
場合は、これらをも含むものとする。本発明の半導体装
置は主としてモノリシック集積回路により構成されるも
のである。

セラミック封止は半導体技術分野で周知の技術であり、
従来用いられているセラミック封止は、すべて用いるこ
とができる。これらのセラミックパッケージとしては、
例えばコーファイアードデイップ、サーデイツプと呼ば
れるものである。これらのセラミックは通常アルミナ質
セラミックを主成分としており、さらにサーデイツプ型
に対するセラミック間の接着には鉛ガラスを主成分とす
るガラスが用いられる。

ポリイミド樹脂やＰＩＩ樹脂には若干（数ｐｐｍ程度）
のＮａ等のアルカリ不純物を含有する場合がある。この
場合には、半導体基体上にポリイミド樹脂等の樹脂膜を
形成し高温の熱処理を加えると、半導体基体を形成して
！る半導体薄板の表面に設けた絶縁膜にピンホール等が
存在するため、この部分から上記アルカリ不純物が侵入
し、素子特性を変動させることがある。これを防止する
には、アルカリイオンの阻止能力の高いり／ガラス膜も
しくは窒化シリコン膜を半導体基体上に形成し、ポリイ
ミド樹脂との間にこれを介在させることが有効である。

以下、本発明の効果を実施例にしたがってさらに詳しく
説明する。

実施例１ 第９図に従って説明する。前述したようなメモリー回路
を構成するＰ型シリコン半導体基体２１上に膜厚が４〜
３７μｍのＰＩＩ樹脂膜２３を形成した。

ＰＩＩ樹脂はスピンオン法によりウェーハ上に塗布し、
２００Ｃ１時間の熱処理を加えて半硬化させ、ヒドラジ
ン水溶液によるホトエツチングでボンディングパッド部
２２を開口した。その後、３５０Ｃ１時間、４５０Ｃ１
０分の熱処理を加えて完全硬化させた。熱処理は窒素若
しくは不活性ガス中で行うのが好ましい。Ｉ’ＩＩ樹脂
としてはＰＩＱ（日立化成株式会社の登録商標）を用い
た。

以下の各実施例においてもＰＩＱをＰＩＩ樹脂として用
いている。さらにこの基体を第１０図に示すよ５にセラ
ミックパッケージ（サーデイツプ）に封止した。

なお、第９図にお〜・て、２０はメモリー回路の一部を
構成するＮ型拡散領域、２１′は絶縁膜１例えばＳ　ｒ
　Ｏｘ膜２１１は配線導体層、２４は外部接続リードと
接続するボンディングワイヤである。また第１Ｏ図にお
いて２５は外部接続リードを示し。

２６はセラミック２７を機密接着する溶融ガラスである
。

実施例２ ＰＩＩ樹脂は次のような他の方法によって半導体基体上
に形成される。

第１１図に示すように、Ｐ型シリコン半導体基体６１を
パッケージの所定の位置にダイボンディングし、さらに
外部接続を行うためのワイヤボンディングによりボンデ
ィングワイヤ６２を接着したのちに、ＰＩＩ樹脂６３を
ボッティングし。

２００Ｃ１時間、３５０Ｏ１時間、４５０Ｃ１０分の熱
処理を行った。ＰＩＩ樹脂膜厚は約４０〜７０μｍであ
る。スクライプ領域６４上には絶縁膜６１′を延在させ
ておくことが望ましい。

実施例３ 前述のようにポリイミド樹脂には若干（数ｐｐｍ程度）
のＮａ等のアルカリ不純物を含有する場合がある。この
ときには、半導体基板上にポリイミド樹脂膜を形成し高
温の熱処理を加えると、とくに第７図に示すように絶縁
膜７１’にピンホールが存在したり絶縁膜７１′の開口
部と金属配［７１’のマスク合せずれによって生ずる部
分７６等が生じたりすると、これらの部分から不純物イ
オンが侵入し素子特性を変動させることがある。したが
って、アルカリイオンの阻止能力の高いリンガラス若し
くは窒化シリコン膜を半導体基体上に形成し、ポリイミ
ド樹脂との間に介在させることが有効である。すなわち
、第１２図に示す如く、シリコン半導体基体７１上に気
相成長法によりリンガラス７３を形成し、さらにその上
にポリイミド膜７４を形成する。リンガラスは３　ｍｏ
−ｅ％〜１２ｍｏＡ％のリン濃度で、膜厚は０．３μｍ
〜１．５μｍ程度が好ましい。すなわち、リンガラス膜
のアルカリイオンの阻止能力はリン濃度に依存し、３ｍ
ｏＡ％以上から効果が現われる。一方リン濃度が高くな
ると吸湿性が大きくなるため、１２ｍｏＡ％以上になる
と、ＡＡ配線腐食等の不良を生じはじめる。リンガラス
の膜厚は、半導体基板をほぼ完全に被膜するために、少
なくとも０．３μｍ以上は必要であり、またリンガラス
自体の引張応力によるクラックを生じない範囲として１
．５μｍ以下が望ましい。

ポリイミド樹脂膜７４は実施例１と同等の方法によって
形成した。このようなリンガラスがなく。

先述したような絶縁膜７１′のピンホールやマスク合せ
ずれ７６が存在する場合には、ポリイミド樹脂膜７４を
形成し、４００１：’以上の高温熱処理を加えると０．
５〜４０％程度の歩留低下が見られた。

しかし、本実施例では、ポリイミド樹脂膜形成による歩
留りの低下をきたすことな（、しかもα線照射による誤
動作不良が発生しないことが確められた。

リンガラス７３０代りに、窒化シリコン膜を用いた場合
にも同様の効果が確められる。窒化シリコン膜はスパッ
タリング法、プラズマＣＶＤ（Ｐｌａｓｍａ　　Ｅｎｈ
ａｎｃｅｄ　　Ｃｈｅｍｉｃａｌ　　ＶａｐｏｒＤｅｐ
ｏｓｉｔｉｏｎ）法の既知の方法で形成できるが、プラ
ズマＣＶＤ法によるのが望ましい。膜厚は０．２″′３
μｍの範囲が望ましい。窒化シリコンの膜厚は、やはり
半導体基体をほぼ完全に被覆させるために０．２μｍ以
上必要であり、上限は下記する窒化シリコン膜のプラズ
マエツチングが容易に可能な範囲として、３μｍ程度と
するのが望ましい。この窒化シリコン膜は例えばＣＦ４
によるプラズマエツチングにより開口することができる
。

第１２図において、７５はボンディングワイヤを示す。

なお、本実施例において、ポリイミド樹脂の代りにＰＩ
Ｉ樹脂を用いること、またこれらの樹脂をポツティング
法により形成しても本効果と同様の効果が実現されるこ
とは明らかである。

実施例４ 本実施例では、第１３図に示す開孔部８２を有するポリ
イミド樹脂もしくはＰＩＩ樹脂フィルム８１をシリコン
半導体ウェーハ上に圧着した。開孔部８２は半導体基体
のボンディングパッド領域およびスクライプ領域に対応
している。このフィルムは５０〜５００μｍ厚である。

本実施例においてもα線照射によるソフトエラーは生じ
なかった。またセラミック封止における本発明の効果も
明らかである。なお、この半導体ウェーハはフィルム８
１を被覆したのちにペレット状にグイシングされる。

実施例５ シリコンウェーハの素子領域（α線照射によってソフト
エラーが生じるところの領域）以外の領域を印刷用メツ
シュスクリーンで覆い、その上から、ＰＩＱのプレポリ
マー溶液（濃度１９．５％、粘度約１０．０ＯＯｃｐ）
をローラーコートしたのち２００ｔ１１’で６０分ベー
クしさらに３５０Ｃで６０分ベークし、厚さ５０μｍの
ＰＩＱ膜を素子領域上にのみ形成した。本実施例におい
てもα線照射によるソフトエラーの発生はなかった。ま
たセラミック封止後のソフトエラー発生率に対する効果
は明らかである。

実施例６ ペレット（半導体装置）をパッケージの台座に装着した
のち、該ペレットをポリイミド樹脂もしくはＰＩＩ樹脂
の未硬化もしくは半硬化状態のフィルムで覆い、しかる
のち３５０Ｃ，３０分でベータした。未硬化のフィルム
は次のようにして得た。すなわちポリイミドのプレポリ
マー溶液（例えば東し社製のトレニース：＃３０００）
もしくはＰＩＱのプレポリマーを平坦な基板（例えばガ
ラス板）上に塗布したのち１００Ｃでベークし溶媒を実
質的に揮発させて厚さ３０〜５０μｍの未硬化のフィル
ムを形成した。ついで、鋭利なカッターでペレットの寸
法に見合った大きさに裁断して基板からはくりし、これ
をメモリー回路を構成するペレットの上にかぶせた。ま
た同様に２００Ｃでベークした場合は、やはり厚さ３０
〜５０μｍの半硬化状態のフィルムが得られる。未硬化
および半硬化のフィルムをペレットの上にかぶせて３５
０Ｃ３０分のベークをすると、これらのフィルムはペレ
ットとよく接着し、保護膜としての機能を十分に果す。

また、このようにして製造された半導体記憶装置はα線
照射によるソフトエラーが全く生じなかった。

本方法の変形として、ポリイミド樹脂若しくはＰＩＩ樹
脂のフィルム片の代りに同一形状のＳｉ片は能動素子領
域上にポリイミド樹脂若しくはＰＩＩ４ｔ４脂のプレポ
リマーで接着、熱硬化させることによっても本効果は失
われない。この際Ｓｉ片はその表面を熱酸化法で酸化さ
せておくことが望ましい。さらにポリイミド若しくはＰ
ＩＩ樹脂のプレポリマーで接着させる前に、熱酸化膜表
面に例えばＡ２キレート化合物の熱処理物を形成してお
くと接着が良好になる。

本発明によれば、その具体的効果として以下の通り得ら
れた。

第１４図は電源電圧ＶＤＤとして５ｖ使用の１６にビッ
トＮＭＯＳダイナミックＲＡＭ（ｌｌａｎｄｏｍＡｃｃ
ｅｓｓ　Ｍｅｍｏｒｙ　）回路を構成する半導体基体に
おいて、この基体上にＰＩＩｉ脂膜を被覆した場合とし
ない場合のα線によるノットエラー発生数を示すグラフ
である。

この図において、縦軸は１分間当りのソフトエラー回数
を示し、横軸は５ＭｅＶのエネルギーをもったα線源（
アメリシウム）の強度を示している。

α線源強度の単位はマイクロキエリー（μＣｉ）である
。

ＰＩＩ樹脂膜を全く被覆していない半導体基体Ｅは図の
ようにかなりのソフトエラー発生がみられる。一方、α
線源強度は１０２μＣｉのみの場合だけであるが、２０
μのＰＩＩ樹脂膜を被覆した半導体基体Ｆでは半導体基
体Ｅに比べてソフトエラーの回数が約１／１０’にへっ
た。さらに５０μのＰＩＩ樹脂膜を被覆した半導体基体
Ｇでは半導体基体Ｅに比べて約１／１０’以下にへった
。

ところで、α線の最大エネルギーは８．８ＭｅＶであり
、シリコン半導体基体内でホール・エレクトロンペアを
作るエネルギーは３．７ｅＶである。したがって１個の
α線で作られるエレクトロンの数は約２．４Ｘ１０’個
である。それゆえ、ＭＯＳ。

バイポーラまたはダイナミック型、スタティック型に問
わず、これ以下の電荷によってメモリー回路の情報“１
”または”０”を形成する半導体記憶装置は必ず影響を
受けることになる。

したが−て、このような半導体記憶装置に本発明を適用
することは極めて有効である。

本発明はＣＣＤ　（Ｃｈａｒｇｅ−Ｃｏｕｐｌｅｄ−Ｄ
ｅｖｉｃｅ　）のようなメモリー回路を構成する半導体
記憶装置においても適用できる。ＣＣＤの場合は拡散領
域を設けず、半導体基体表面自身の一部がメモリー回路
の一部を構成する領域となっている。

なお１本発明に適用される封止体は、上記セラミック材
によるものに限定されるものではな（、金属材料あるい
はガラス等の絶縁材料からなるものも含まれる。

さらに耐熱性樹脂としてラダーポリマ（ＬａｄｄｅｒＰ
ｏｌｙｍｅｒ　）、例えばフェニールラダーシリコン（
Ｐｈｅｎｙｌ　Ｌａｄｄｅｒ　Ｓ、１ｌｉｃｏｎ）が用
いられる。

【図面の簡単な説明】

第１図はスタティック型ＭＯＳメモリーセル回路図、第
２図は第１図のセル回路の一部を構成した半導体基体平
面図、第３図は１６にピットダイナミック型ＮＭＯＳメ
モリー回路の一部回路図、第４図は第３図のメモリー回
路における電圧レベル変化特性図、第５図は第３図のセ
ンスアンプ部分を構成した半導体基体平面図、第６図は
バイポーラメモリーセル回路図、第７図は第６図のセル
回路における電圧（電位）レベル変化特性図、第８図は
各種高分子樹脂の熱重量減少曲線を示すグラフ、第９図
は本発明の一実施例における高分子樹脂膜を形成した半
導体基体の断面図、第１０図は前記半導体基体をセラミ
ック封止した半導体記憶装置の断面図、第１１図は本発
明の一実施例において樹脂膜を半導体基体上にポツティ
ング法により形成した半導体基体の断面図、第１２図は
本発明の一実施例において半導体基体上にリンガラスも
しくは窒化シリコン膜および樹脂膜を形成した半導体基
体の断面図、第１３図は本発明の一実施例において半導
体基体上に樹脂フィルムを圧着した状態の半導体基体平
面図、第１４図は半導体基体上にＰＩＩ樹脂膜を被覆し
た場合としない場合のα線によるソフトエラー発生数を
示すグラフである。 １．２１．６１．７１・・・メモリー回路を構成する半
導体基体、１１．２３．６３・・・ＰＩＩ樹脂。 １２．７４・・・ポリイミド樹脂膜、２０・・・拡散領
域、２７・・・セラミック、７３・・・リンガラス膜、
７６・・・マスク合せずれ部、８１・・・樹脂フィルム
、８２・・・開孔部。 代理人　弁理士　　小　川　勝　男　′テ二）＝・ミ。 第　　１　　図 第　　２　　図 第３図 第　　５　　図 第　　６　　図 第　　７　　図 第　　８　　図 三：ｊａ；き゛（・Ｃン 第９図 第１０図 第１１図 第１２図 第１４図 Ｘｆ系蹄荒Ｉ（μ６勾

Claims (1)

【特許請求の範囲】
1. １、半導体ウェハの一主面の半導体領域内にメモリ回路
   を構成する領域を形成する工程、前記メモリ回路を構成
   する領域上にボンディングパッド部を有する金属配線層
   を形成する工程、前記メモリ回路を構成する領域が形成
   された半導体ウェハの一主面上にポリイミド樹脂及びポ
   リイミド・イソインドロ・キナゾリンジオン樹脂からな
   る群から選択した一樹脂材料の被覆膜を形成する工程を
   有することを特徴とする半導体記憶装置の製造方法。