JPH01132150A - 半導体チップのキャリア基板 - Google Patents
半導体チップのキャリア基板Info
- Publication number
- JPH01132150A JPH01132150A JP62289304A JP28930487A JPH01132150A JP H01132150 A JPH01132150 A JP H01132150A JP 62289304 A JP62289304 A JP 62289304A JP 28930487 A JP28930487 A JP 28930487A JP H01132150 A JPH01132150 A JP H01132150A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- resistor
- board
- carrier substrate
- pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
- H10W90/724—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体パッケージの構造に係り、特に高速な
半導体素子を高密度に実装するのに好適な半導体チップ
のキャリア基板に関する。
半導体素子を高密度に実装するのに好適な半導体チップ
のキャリア基板に関する。
従来、大形計算機等で高速ディジタル信号を伝送する場
合には、反射雑音等による信号波形の歪を極力小さくす
るため、半導体素子と線路のインピーダンス整合をとり
、さらに線路と同じインピーダンスを有する抵抗体によ
り整合をとる、いわゆる整合終端方式が用いられている
。この整合終端用抵抗体としては、独立した抵抗モジュ
ールを用いていたが、半導体素子の集積度の向上および
実装密度の向上に伴ない、抵抗モジュールの占有する割
合が次第に大きくなり高密度実装を実現する上で障害と
なってきた。
合には、反射雑音等による信号波形の歪を極力小さくす
るため、半導体素子と線路のインピーダンス整合をとり
、さらに線路と同じインピーダンスを有する抵抗体によ
り整合をとる、いわゆる整合終端方式が用いられている
。この整合終端用抵抗体としては、独立した抵抗モジュ
ールを用いていたが、半導体素子の集積度の向上および
実装密度の向上に伴ない、抵抗モジュールの占有する割
合が次第に大きくなり高密度実装を実現する上で障害と
なってきた。
上記問題点に対処するため、種々の提案がなされている
。例えば、チップキャリアの半導体素子搭載面に抵抗体
を形成したもの（特開昭５８−１７６４５号公報参照）
や、抵抗チップに半導体素子を搭載する構造とし抵抗体
の一端を、半導体緊子と接続したスルーホールに、接続
したもの（特開昭５８−１９９５５２号公報参照）が挙
げられる。
。例えば、チップキャリアの半導体素子搭載面に抵抗体
を形成したもの（特開昭５８−１７６４５号公報参照）
や、抵抗チップに半導体素子を搭載する構造とし抵抗体
の一端を、半導体緊子と接続したスルーホールに、接続
したもの（特開昭５８−１９９５５２号公報参照）が挙
げられる。
上記従来例のキャリアにおいては、抵抗体の一端が予め
特定の端子に接続されており、多品種の半導体素子に対
応するためには個々の品種毎に接続パターンを変更する
、あるいは不要な抵抗体素子をパターンカット等により
切り離す必要があり、多品種対応の共通キャリアとして
は十分な配慮がなされていなかった。また、キャリア基
板の半導体素子搭載側に抵抗体を配置した場合には、基
板裏面のボートとの接続バットから表面の抵抗体に通し
る経路を設ける必要があり、キャリア基板内層のパター
ン自由度が低下し電源層強化等の点で得策ではない。
特定の端子に接続されており、多品種の半導体素子に対
応するためには個々の品種毎に接続パターンを変更する
、あるいは不要な抵抗体素子をパターンカット等により
切り離す必要があり、多品種対応の共通キャリアとして
は十分な配慮がなされていなかった。また、キャリア基
板の半導体素子搭載側に抵抗体を配置した場合には、基
板裏面のボートとの接続バットから表面の抵抗体に通し
る経路を設ける必要があり、キャリア基板内層のパター
ン自由度が低下し電源層強化等の点で得策ではない。
本発明の目的は、このような従来の問題を改善し、多品
種の半導体素子に対応可能な、かつ高密度実装を図れる
半導体チップのキャリア基板を提供することにある。
種の半導体素子に対応可能な、かつ高密度実装を図れる
半導体チップのキャリア基板を提供することにある。
上記問題点を解決するため、本発明の半導体チップのキ
ャリア基板は、基板の表面（主表面）に半導体素子を搭
載するための接続用パッドを配設し、上記基板の裏面に
ボードとの接続用パッドを配設し、上記表面と裏面のパ
ッドを基板内部で接続する配線を有する半導体チップの
キャリア基板において、上記基板の裏面側表面に薄膜あ
るいは厚膜抵抗体を形成し、該抵抗体の一端を上記ボー
ドとの接続用パッドに接続し他端を共通化して電源パタ
ーンに接続したことに特徴がある。
ャリア基板は、基板の表面（主表面）に半導体素子を搭
載するための接続用パッドを配設し、上記基板の裏面に
ボードとの接続用パッドを配設し、上記表面と裏面のパ
ッドを基板内部で接続する配線を有する半導体チップの
キャリア基板において、上記基板の裏面側表面に薄膜あ
るいは厚膜抵抗体を形成し、該抵抗体の一端を上記ボー
ドとの接続用パッドに接続し他端を共通化して電源パタ
ーンに接続したことに特徴がある。
本発明においては、薄膜または厚膜抵抗体をキャリア基
板のベース基板（ボード）との接続端子側に形成するこ
とにより、半導体素子搭載側に設けた場合に必要であっ
たキャリア基板を貫通するパスが不要となる。これによ
り、キャリア基板内層のパターン自由度が向上するため
、電源パターンの強化および信号配線の短縮化が可能と
なり、装置マージンの向上が図れる。
板のベース基板（ボード）との接続端子側に形成するこ
とにより、半導体素子搭載側に設けた場合に必要であっ
たキャリア基板を貫通するパスが不要となる。これによ
り、キャリア基板内層のパターン自由度が向上するため
、電源パターンの強化および信号配線の短縮化が可能と
なり、装置マージンの向上が図れる。
また、抵抗体を各信号とは独立に設けることにより、す
なわち予め抵抗を信号が接続されてはいないため、ベー
ス基板側の結線により抵抗と信号との接続が選択でき多
品種の半導体素子に対してもキャリア基板の共通化が可
能となる。
なわち予め抵抗を信号が接続されてはいないため、ベー
ス基板側の結線により抵抗と信号との接続が選択でき多
品種の半導体素子に対してもキャリア基板の共通化が可
能となる。
以下、本発明の一実施例を、図面により詳細に説明する
。
。
第１図は本発明の実施例の半導体チップのキャリア基板
と従来の半導体チップのキャリア基板の比較図であり、
（ａ）は本発明による半導チップのキャリア基板の断面
を模式的に示したものであり、（ｂ）は従来例を示して
いる。
と従来の半導体チップのキャリア基板の比較図であり、
（ａ）は本発明による半導チップのキャリア基板の断面
を模式的に示したものであり、（ｂ）は従来例を示して
いる。
第１図（ａ）、 （ｂ）において、１０は半導体素子。
２０．２０’はキャリア基板、３０はベース基板であり
、１００は半導体素子１０とキャリア基板２０（または
２０′）を接続する半田バンプ（接続用パッド）、 ２
００はキャリア基板２０（または２０′）とベース基板
３０を接続する半田バンプ（接続用パッド）である。本
発明のキャリア基板２０の構造は、基板裏面のベース基
板３０側に薄膜または厚膜の抵抗体２１を形成し、この
抵抗体２１の一端を半田バンプ２００に接続し他端を共
通化して電源パターン２２に接続し、内層に電源パター
ン２３を設け、基板内をスルーホール等のパターン２４
を貫通している。これに対し、従来のキャリア基板２０
′の構造は、抵抗体２１′を基板表面の半導体素子１０
側（半導体素子搭載側）に設け、その抵抗体２１′の一
端を半田バンプ２００に接続しているため、抵抗体用の
スルーホール２５が基板内を貫通する必要があった。こ
のため、内層に電源パターンが設けられなかった。
、１００は半導体素子１０とキャリア基板２０（または
２０′）を接続する半田バンプ（接続用パッド）、 ２
００はキャリア基板２０（または２０′）とベース基板
３０を接続する半田バンプ（接続用パッド）である。本
発明のキャリア基板２０の構造は、基板裏面のベース基
板３０側に薄膜または厚膜の抵抗体２１を形成し、この
抵抗体２１の一端を半田バンプ２００に接続し他端を共
通化して電源パターン２２に接続し、内層に電源パター
ン２３を設け、基板内をスルーホール等のパターン２４
を貫通している。これに対し、従来のキャリア基板２０
′の構造は、抵抗体２１′を基板表面の半導体素子１０
側（半導体素子搭載側）に設け、その抵抗体２１′の一
端を半田バンプ２００に接続しているため、抵抗体用の
スルーホール２５が基板内を貫通する必要があった。こ
のため、内層に電源パターンが設けられなかった。
また、ベース基板３０の構造は、本発明と従来同様であ
り、基板内層にて抵抗と信号ラインを接続するライン３
１を有している。
り、基板内層にて抵抗と信号ラインを接続するライン３
１を有している。
第２図は本発明の実施例のキャリア基板の内層パターン
と従来例の比較図であり、（ａ）は本実施例、（ｂ）は
従来例を示している。ここで、２３は本発明による内層
電源パターン、２３′は従来例による内層電源パターン
である。以下、第２図を用いて、従来例と比較しながら
本実施例を説明する。
と従来例の比較図であり、（ａ）は本実施例、（ｂ）は
従来例を示している。ここで、２３は本発明による内層
電源パターン、２３′は従来例による内層電源パターン
である。以下、第２図を用いて、従来例と比較しながら
本実施例を説明する。
上述したように、従来例では、抵抗体２１′および抵抗
体２１′に接続する電源パターン用のスルーホール２４
′がキャリア基板２０’ を貫通する必要があったため
、第２図（ｂ）に示すように、キャリア基板内部には多
数のスルーホールが存在し有効な内層パターンを設けら
れなかった。
体２１′に接続する電源パターン用のスルーホール２４
′がキャリア基板２０’ を貫通する必要があったため
、第２図（ｂ）に示すように、キャリア基板内部には多
数のスルーホールが存在し有効な内層パターンを設けら
れなかった。
しかし、本発明により抵抗体２１をベース基板３０側に
形成したので、抵抗体２１および抵抗体２１に接続する
電源パターン用のスルーホールが不要となり、キャリア
基板内部のスルーホール数が大幅に減少する。したがっ
て、第２図（ａ）に示すように、有効な内層パターンを
設けることが可能となる。
形成したので、抵抗体２１および抵抗体２１に接続する
電源パターン用のスルーホールが不要となり、キャリア
基板内部のスルーホール数が大幅に減少する。したがっ
て、第２図（ａ）に示すように、有効な内層パターンを
設けることが可能となる。
第３図は、本発明の実施例における抵抗体形成層のパタ
ーン例を示した図である。これは、ベース基板３０側の
半田バンプ２００を中心とする同心円状の抵抗体で構成
している。本実施例では、同心円状の抵抗体を示したが
、これに限定されることはなく、他の形状でもよい。
ーン例を示した図である。これは、ベース基板３０側の
半田バンプ２００を中心とする同心円状の抵抗体で構成
している。本実施例では、同心円状の抵抗体を示したが
、これに限定されることはなく、他の形状でもよい。
このように、本実施例においては、キャリア基板内部の
スルーホール数を減少でき、内層に効果的な電源パター
ンを設けることが可能となる。
スルーホール数を減少でき、内層に効果的な電源パター
ンを設けることが可能となる。
以上説明したように、本発明によれば、キャリア基板の
内層に効果的な電源パターンを設けることができるため
、電源給電系の強化が図れ、装置の動作マージンを拡大
できる。また、半導体素子搭載側も抵抗体層が無くなる
ため、パターン設計の自由度が向上し、キャリアの電気
特性を改善でき、多品種の半導体素子に対応した高密度
実装を実現できる。
内層に効果的な電源パターンを設けることができるため
、電源給電系の強化が図れ、装置の動作マージンを拡大
できる。また、半導体素子搭載側も抵抗体層が無くなる
ため、パターン設計の自由度が向上し、キャリアの電気
特性を改善でき、多品種の半導体素子に対応した高密度
実装を実現できる。
第１図（ａ）、 （ｂ）は本発明の実施例の半導体チッ
プのキャリア基板の断面と従来例の比較図、第２図（ａ
）、 （ｂ）は本発明の実施例のキャリア基板の内層パ
ターンと従来例の比較図、第３図は本発明の実施例にお
ける抵抗体形成層のパターン例を示す図である。 １０：半導体素子、２０：キャリア基板、３０：ベース
基板、２１：抵抗体、２２：抵抗体と接続する電源パタ
ーン、２３：内層電源パターン、２４ニスルーホール、
３１：抵抗と信号を接続するライン、１００，２００：
半田バンプ。 第 １ 図 （ｂ）１０ ／ ゛３１ 第 ２ 図 （ａ） 第 ３ 図
プのキャリア基板の断面と従来例の比較図、第２図（ａ
）、 （ｂ）は本発明の実施例のキャリア基板の内層パ
ターンと従来例の比較図、第３図は本発明の実施例にお
ける抵抗体形成層のパターン例を示す図である。 １０：半導体素子、２０：キャリア基板、３０：ベース
基板、２１：抵抗体、２２：抵抗体と接続する電源パタ
ーン、２３：内層電源パターン、２４ニスルーホール、
３１：抵抗と信号を接続するライン、１００，２００：
半田バンプ。 第 １ 図 （ｂ）１０ ／ ゛３１ 第 ２ 図 （ａ） 第 ３ 図
Claims (1)
- １．基板の表面（主表面）に半導体素子を搭載するため
の接続用パッドを配設し、上記基板の裏面にボードとの
接続用パッドを配設し、上記表面と裏面のパッドを基板
内部で接続する配線を有する半導体チップのキャリア基
板において、上記基板の裏面側表面に薄膜あるいは厚膜
抵抗体を形成し、該抵抗体の一端を上記ボードとの接続
用パッドに接続し他端を共通化して電源パターンに接続
したことを特徴とする半導体チップのキャリア基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62289304A JPH01132150A (ja) | 1987-11-18 | 1987-11-18 | 半導体チップのキャリア基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62289304A JPH01132150A (ja) | 1987-11-18 | 1987-11-18 | 半導体チップのキャリア基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01132150A true JPH01132150A (ja) | 1989-05-24 |
Family
ID=17741447
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62289304A Pending JPH01132150A (ja) | 1987-11-18 | 1987-11-18 | 半導体チップのキャリア基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01132150A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5293067A (en) * | 1991-05-23 | 1994-03-08 | Motorola, Inc. | Integrated circuit chip carrier |
| US6365975B1 (en) | 1997-04-02 | 2002-04-02 | Tessera, Inc. | Chip with internal signal routing in external element |
| JP2003033551A (ja) * | 2001-07-23 | 2003-02-04 | Daikoku Denki Co Ltd | 遊技客数管理システム |
| US6897096B2 (en) | 2002-08-15 | 2005-05-24 | Micron Technology, Inc. | Method of packaging semiconductor dice employing at least one redistribution layer |
-
1987
- 1987-11-18 JP JP62289304A patent/JPH01132150A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5293067A (en) * | 1991-05-23 | 1994-03-08 | Motorola, Inc. | Integrated circuit chip carrier |
| US6365975B1 (en) | 1997-04-02 | 2002-04-02 | Tessera, Inc. | Chip with internal signal routing in external element |
| JP2003033551A (ja) * | 2001-07-23 | 2003-02-04 | Daikoku Denki Co Ltd | 遊技客数管理システム |
| US6897096B2 (en) | 2002-08-15 | 2005-05-24 | Micron Technology, Inc. | Method of packaging semiconductor dice employing at least one redistribution layer |
| US6965160B2 (en) | 2002-08-15 | 2005-11-15 | Micron Technology, Inc. | Semiconductor dice packages employing at least one redistribution layer |
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