JPH0691361B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0691361B2 JPH0691361B2 JP62078061A JP7806187A JPH0691361B2 JP H0691361 B2 JPH0691361 B2 JP H0691361B2 JP 62078061 A JP62078061 A JP 62078061A JP 7806187 A JP7806187 A JP 7806187A JP H0691361 B2 JPH0691361 B2 JP H0691361B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor chip
- transmission line
- line
- input
- alumina ceramic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に関し、特にチップキャリヤパッケ
ージを用いる超高速の半導体装置に関する。
ージを用いる超高速の半導体装置に関する。
従来、この種の半導体装置は、第２図（ａ）及び（ｂ）
に示すように、導電性の金属基板１の半導体チップ搭載
面にはんだ又は導電性ペーストで半導体チップ２を固着
し、半導体チップ２の周囲を囲ってアルミナセラミック
基板3aを金属基板１上に固着し、アルミナセラミック基
板3aの上面に複数の伝送線路６を形成し、それぞれの伝
送線路６と対応する半導体チップ２の入力用パッド11又
は出力用パッド12とをボンディングワイヤ13で接続して
いた。
に示すように、導電性の金属基板１の半導体チップ搭載
面にはんだ又は導電性ペーストで半導体チップ２を固着
し、半導体チップ２の周囲を囲ってアルミナセラミック
基板3aを金属基板１上に固着し、アルミナセラミック基
板3aの上面に複数の伝送線路６を形成し、それぞれの伝
送線路６と対応する半導体チップ２の入力用パッド11又
は出力用パッド12とをボンディングワイヤ13で接続して
いた。
この場合、伝送線路６には入力信号線と出力信号線の区
別はなく、同一構成の伝送線路が配置される構成であっ
た。
別はなく、同一構成の伝送線路が配置される構成であっ
た。
上述した従来の半導体装置は、伝送線路に入力用又は出
力用の区別がなく特に入力用の伝送線路として単一の伝
送線路を用いざるを得ず、そのため高周波（例えば1GHz
以上）領域で動作する半導体チップでは、入力信号に対
してインピーダンスの整合がとれない。
力用の区別がなく特に入力用の伝送線路として単一の伝
送線路を用いざるを得ず、そのため高周波（例えば1GHz
以上）領域で動作する半導体チップでは、入力信号に対
してインピーダンスの整合がとれない。
一般に、高周波領域での配線には系の特性インピーダン
スとして50Ωが選択されている。一方、高周波領域で動
作する1C、特にディジタルICについて、多くの場合信号
入力はFET（Field Effect Transistor）のソースホロア
としたものへのゲートへ導かれる方式が多く、従って、
入力インピーダンスは一般的に106Ω程度のいわゆる高
インピーダンスとなっている。
スとして50Ωが選択されている。一方、高周波領域で動
作する1C、特にディジタルICについて、多くの場合信号
入力はFET（Field Effect Transistor）のソースホロア
としたものへのゲートへ導かれる方式が多く、従って、
入力インピーダンスは一般的に106Ω程度のいわゆる高
インピーダンスとなっている。
従って、系の特性インピーダンスとしての50Ωとは整合
がとれないため、入力信号に対してはパッケージの入口
に50Ωのチップ抵抗などを付加することで整合をとって
いる。しかしながら、この方法ではパッケージの入口の
点では入力信号と整合がとれているが、パッケージの内
部から実装している半導体チップまでの間は単一の伝送
線路であり、かつ、その先は高インピーダンスである半
導体チップが接続されているので、入力信号とはもはや
整合の状態にはなく、実装した半導体チップに対して所
望の特性を得ることが不可能になる。
がとれないため、入力信号に対してはパッケージの入口
に50Ωのチップ抵抗などを付加することで整合をとって
いる。しかしながら、この方法ではパッケージの入口の
点では入力信号と整合がとれているが、パッケージの内
部から実装している半導体チップまでの間は単一の伝送
線路であり、かつ、その先は高インピーダンスである半
導体チップが接続されているので、入力信号とはもはや
整合の状態にはなく、実装した半導体チップに対して所
望の特性を得ることが不可能になる。
このインピーダンス不整合部分を短くするためにパッケ
ージの入口から半導体チップまでの距離を短くする、即
ち、パッケージ内の面積を小さくする、と多ピンの半導
体チップのための多数（例えば、10〜40本）の伝送線路
を配置できなくなるという欠点がある。また、不整合部
分を短くしたとしても無くすことはできないので、本質
的に不整合部分が残り実装した半導体チップに対して結
局所望の特性を得ることが不可能になるという欠点があ
る。
ージの入口から半導体チップまでの距離を短くする、即
ち、パッケージ内の面積を小さくする、と多ピンの半導
体チップのための多数（例えば、10〜40本）の伝送線路
を配置できなくなるという欠点がある。また、不整合部
分を短くしたとしても無くすことはできないので、本質
的に不整合部分が残り実装した半導体チップに対して結
局所望の特性を得ることが不可能になるという欠点があ
る。
本発明の半導体装置は、導電性の基板と、該基板の半導
体チップ搭載面の周囲の前記基板上に積層され少くとも
１層がその上面に他層に形成した信号入力線に対するイ
ンピーダンス整合用の伝送線路を形成する少くとも２層
の配線層とを含んで構成される。
体チップ搭載面の周囲の前記基板上に積層され少くとも
１層がその上面に他層に形成した信号入力線に対するイ
ンピーダンス整合用の伝送線路を形成する少くとも２層
の配線層とを含んで構成される。
次に、本発明について図面を参照して説明する。
第１図（ａ）及び（ｂ）はそれぞれ本発明の第１の実施
例の斜視図及び断面図である。
例の斜視図及び断面図である。
第１図（ａ）及び（ｂ）に示すように、導電性の金属基
板１と、金属基板１の半導体チップ搭載面にはんだ又は
導電ペーストで搭載された半導体チップ２と、半導体チ
ップ２の周囲を囲って金属基板１に固着された第１層の
アルミナセラミック基板３と、アルミナセラミック基板
３上に固着された接地面としてのメタライズ層４と、メ
タライズ層４の上に固着された第２層のアルミナセラミ
ック基板５と、アルミナセラミック基板３上に形成され
た入力信号線７と出力信号線８とを備える伝送線路９
と、アルミナセラミック基板５上に形成された伝送線路
10とを含む。
板１と、金属基板１の半導体チップ搭載面にはんだ又は
導電ペーストで搭載された半導体チップ２と、半導体チ
ップ２の周囲を囲って金属基板１に固着された第１層の
アルミナセラミック基板３と、アルミナセラミック基板
３上に固着された接地面としてのメタライズ層４と、メ
タライズ層４の上に固着された第２層のアルミナセラミ
ック基板５と、アルミナセラミック基板３上に形成され
た入力信号線７と出力信号線８とを備える伝送線路９
と、アルミナセラミック基板５上に形成された伝送線路
10とを含む。
伝送線路９は金属基板１とメタライズ層４を接地面とす
る平衡型ストリップラインであり、伝送線路10はメタラ
イズ層４を接地面とするマイクロストリップラインであ
り、どちらも特性インピーダンスは50Ωに設定されてい
る。
る平衡型ストリップラインであり、伝送線路10はメタラ
イズ層４を接地面とするマイクロストリップラインであ
り、どちらも特性インピーダンスは50Ωに設定されてい
る。
半導体チップ２の入力用パッド11は入力信号線７と伝送
線路10とにボンディングワイヤ13で電気的に接続されて
おり、伝送線路10は外部でインピーダンス整合終端され
ている。
線路10とにボンディングワイヤ13で電気的に接続されて
おり、伝送線路10は外部でインピーダンス整合終端され
ている。
この状態で、アルミナセラミック基板３の入力信号線７
へ高周波信号入力があると、入力用パッド11から半導体
チップ２内部は高インピーダンスであり、かつ、アルミ
ナセラミック基板５上の整合終端された伝送線路10が半
導体チップ２の入力直前で50Ωの負荷として働くことか
ら、入力信号に対して整合をとることが可能となる。
へ高周波信号入力があると、入力用パッド11から半導体
チップ２内部は高インピーダンスであり、かつ、アルミ
ナセラミック基板５上の整合終端された伝送線路10が半
導体チップ２の入力直前で50Ωの負荷として働くことか
ら、入力信号に対して整合をとることが可能となる。
このインピーダンス整合がとれる理由は、50Ωに設定さ
れた複数の伝送線路10が半導体チップ２の直近に配置さ
れ、かつパッケージの外ではインピーダンス整合で終端
されているため、半導体チップ２の入力用パッド11と伝
送線路10とを入力信号線７を介してボンディングワイヤ
13で折り返しボンディングすることによって、半導体チ
ップ２の直近で50Ω終端したのと同じ効果が得られ、ソ
ースホロアのため入力が高インピーダンスである半導体
チップとの間で不整合部分がなくなるからである。
れた複数の伝送線路10が半導体チップ２の直近に配置さ
れ、かつパッケージの外ではインピーダンス整合で終端
されているため、半導体チップ２の入力用パッド11と伝
送線路10とを入力信号線７を介してボンディングワイヤ
13で折り返しボンディングすることによって、半導体チ
ップ２の直近で50Ω終端したのと同じ効果が得られ、ソ
ースホロアのため入力が高インピーダンスである半導体
チップとの間で不整合部分がなくなるからである。
又、伝送線路10の先を終端するのにオシロスコープなど
を用いれば半導体チップ２直前での入力信号波形をモニ
タすることも可能である。
を用いれば半導体チップ２直前での入力信号波形をモニ
タすることも可能である。
なお、出力用パッド12はそのままに一本のボンディング
ワイヤで出力させればよいため伝送線路９の出力信号線
８と出力用パッド12とをボンディングワイヤ13で結べば
よい。又、伝送線路10を出力信号線としてもよい。
ワイヤで出力させればよいため伝送線路９の出力信号線
８と出力用パッド12とをボンディングワイヤ13で結べば
よい。又、伝送線路10を出力信号線としてもよい。
本発明の第２の実施例としては第１図の第１の実施例の
アルミナセラミック基板５をポリイミド樹脂で構成する
ものである。
アルミナセラミック基板５をポリイミド樹脂で構成する
ものである。
信号の伝送線路を特性インピーダンス50Ωとする場合に
アルミナセラミック基板を用いると線路幅はほぼ基板厚
さに等しいものとしなければならない。多ピン入出力の
ICに対応する場合、多数本（10〜40本）の伝送線路が必
要となるためアルミナセラミック基板の厚さをできるだ
け薄くする必要があるが、その薄さにも結線用治具から
の制約があり、従って、アルミナセラミック基板の厚さ
はほぼ50〜150μｍが適当となる。
アルミナセラミック基板を用いると線路幅はほぼ基板厚
さに等しいものとしなければならない。多ピン入出力の
ICに対応する場合、多数本（10〜40本）の伝送線路が必
要となるためアルミナセラミック基板の厚さをできるだ
け薄くする必要があるが、その薄さにも結線用治具から
の制約があり、従って、アルミナセラミック基板の厚さ
はほぼ50〜150μｍが適当となる。
このような薄いアルミナセラミック基板を多層接着する
には費用がかかり搭載する半導体チップの価格によって
は原価的につり合わない場合がある。
には費用がかかり搭載する半導体チップの価格によって
は原価的につり合わない場合がある。
このようなとき、第２の実施例の多層とする基板をポリ
イミド樹脂で構成すればより低価格で対応することが可
能となる利点がある。ただし、ポリイミド樹脂を基板と
して用いた場合には、特性インピーダンスを50Ωとする
ために基板厚さと基板上の線路幅との比は約1:2（比誘
電率を約４とする）が必要となる。
イミド樹脂で構成すればより低価格で対応することが可
能となる利点がある。ただし、ポリイミド樹脂を基板と
して用いた場合には、特性インピーダンスを50Ωとする
ために基板厚さと基板上の線路幅との比は約1:2（比誘
電率を約４とする）が必要となる。
以上説明したように本発明は、チップキャリヤパッケー
ジを用いる半導体装置において、半導体チップの周囲に
少くとも２層の配線層を設けそのうちの１層分を他層に
設定した入力信号線に対するインピーダンス整合用の伝
送線路として用いることにより、入力信号とのインピー
ダンス整合をとることができるので、高周波での多ピン
入出力を有する半導体チップを所望の特性にすることが
できるという効果がある。
ジを用いる半導体装置において、半導体チップの周囲に
少くとも２層の配線層を設けそのうちの１層分を他層に
設定した入力信号線に対するインピーダンス整合用の伝
送線路として用いることにより、入力信号とのインピー
ダンス整合をとることができるので、高周波での多ピン
入出力を有する半導体チップを所望の特性にすることが
できるという効果がある。
第１図（ａ）及び（ｂ）はそれぞれ本発明の第１の実施
例の斜視図及び断面図、第２図（ａ）及び（ｂ）はそれ
ぞれ従来の半導体装置の一例の斜視図及び断面図であ
る。 １…金属基板、２…半導体チップ、3,3a…アルミナセラ
ミック基板、４…メタライズ層、５…アルミナセラミッ
ク基板、６…伝送線路、７…入力信号線、８…出力信号
線、10…伝送線路、11…入力用パッド、12…出力用パッ
ド、13…ボンディングワイヤ。
例の斜視図及び断面図、第２図（ａ）及び（ｂ）はそれ
ぞれ従来の半導体装置の一例の斜視図及び断面図であ
る。 １…金属基板、２…半導体チップ、3,3a…アルミナセラ
ミック基板、４…メタライズ層、５…アルミナセラミッ
ク基板、６…伝送線路、７…入力信号線、８…出力信号
線、10…伝送線路、11…入力用パッド、12…出力用パッ
ド、13…ボンディングワイヤ。
Claims (1)
- 【請求項１】半導体チップを搭載した導電性基板上に前
記半導体チップを囲んで伝送線路が形成された少なくと
も２層の誘電体層を設け、そのうちの少なくとも１層の
上面には他層に形成した信号入力線に対するインピーダ
ンス整合用の伝送線路が形成され、この伝送線路の一端
はパッケージ外部で整合終端されており、またその他端
はパッケージ内部で前記信号入力線にボンディングワイ
ヤで接続され、さらにこの信号入力線と前記半導体チッ
プの入力用パッドとがボンディングワイヤで接続されて
いることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62078061A JPH0691361B2 (ja) | 1987-03-30 | 1987-03-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62078061A JPH0691361B2 (ja) | 1987-03-30 | 1987-03-30 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63244902A JPS63244902A (ja) | 1988-10-12 |
| JPH0691361B2 true JPH0691361B2 (ja) | 1994-11-14 |
Family
ID=13651339
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62078061A Expired - Lifetime JPH0691361B2 (ja) | 1987-03-30 | 1987-03-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0691361B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5873138A (ja) * | 1981-10-27 | 1983-05-02 | Toshiba Corp | マイクロ波増幅器 |
-
1987
- 1987-03-30 JP JP62078061A patent/JPH0691361B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63244902A (ja) | 1988-10-12 |
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Legal Events
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|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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| S111 | Request for change of ownership or part of ownership |
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| EXPY | Cancellation because of completion of term | ||
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