JPS62196854A - 半導体装置 - Google Patents
半導体装置Info
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- JPS62196854A JPS62196854A JP61038587A JP3858786A JPS62196854A JP S62196854 A JPS62196854 A JP S62196854A JP 61038587 A JP61038587 A JP 61038587A JP 3858786 A JP3858786 A JP 3858786A JP S62196854 A JPS62196854 A JP S62196854A
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- Japan
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- resistor
- conductor
- pull
- terminal
- package
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- Pending
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W44/00—Electrical arrangements for controlling or matching impedance
- H10W44/401—Resistive arrangements
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
- H10W70/67—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their insulating layers or insulating parts
- H10W70/68—Shapes or dispositions thereof
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/075—Connecting or disconnecting of bond wires
- H10W72/07551—Connecting or disconnecting of bond wires characterised by changes in properties of the bond wires during the connecting
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はＥ Ｌ Ｃ （ｅｍｉｔｔｅｒ ｃｏｕｐｌ
ｅｄ ｌｏｇｉｃ）を搭載した半導体装置における終端
抵抗体を高密度に実装することのできる装置に関する。
ｅｄ ｌｏｇｉｃ）を搭載した半導体装置における終端
抵抗体を高密度に実装することのできる装置に関する。
従来のこの種の装置を第５図ないし第８図に基づいて説
明すると、従来装置は、：５５図及び第６図に示したよ
うに，パッケージ本体（１）の略中央に形成された凹所
（Ｉａ）に半導体チップ（２）が複数配設してあり，半
導体チップ（２）はポンディングワイヤ（３）を介して
凹所（Ｉａ）周縁（Ｉｂ）に埋設配線された導体（４）
の一端に接続し、この他端はパッケージ本体（１）裏面
に取付けられた出入力ピン（５）に接続してる。そして
凹所（Ｉａ）開口には蓋体（６）によって被われ内部を
保護するようにしている。
明すると、従来装置は、：５５図及び第６図に示したよ
うに，パッケージ本体（１）の略中央に形成された凹所
（Ｉａ）に半導体チップ（２）が複数配設してあり，半
導体チップ（２）はポンディングワイヤ（３）を介して
凹所（Ｉａ）周縁（Ｉｂ）に埋設配線された導体（４）
の一端に接続し、この他端はパッケージ本体（１）裏面
に取付けられた出入力ピン（５）に接続してる。そして
凹所（Ｉａ）開口には蓋体（６）によって被われ内部を
保護するようにしている。
上記半導体チップ（２）にはＥＣＬが集積された構成を
有しており、これらによって構成された回路を概念的に
図示したものが第７図及び第８図である。第７図によれ
ば，半導体チップ（２）の領域（２′）には入力信号ピ
ン（５ａ）からの信号を受けるＥＣＬ人カバッファ（７
ａ）とこれと電気的に接続されたＥＣＬ出力出力フッ２
アｂ）が集積され、この出力バッファ（７ｂ）からの出
力信号を出力４３号ピン（５ｂ）を介して送出してＬＳ
Ｉ外部を駆動するようになされている。なお、（８）、
（Ｉｌｌ）は第２図しこおけるボンディングワイヤ（３
）及び導体（４）に相当する導体である。
有しており、これらによって構成された回路を概念的に
図示したものが第７図及び第８図である。第７図によれ
ば，半導体チップ（２）の領域（２′）には入力信号ピ
ン（５ａ）からの信号を受けるＥＣＬ人カバッファ（７
ａ）とこれと電気的に接続されたＥＣＬ出力出力フッ２
アｂ）が集積され、この出力バッファ（７ｂ）からの出
力信号を出力４３号ピン（５ｂ）を介して送出してＬＳ
Ｉ外部を駆動するようになされている。なお、（８）、
（Ｉｌｌ）は第２図しこおけるボンディングワイヤ（３
）及び導体（４）に相当する導体である。
ざらに、入カバソファ（４ａ）の入力端には通常プルダ
ウン抵抗体は設けられず、また設けたものであってもそ
の抵抗値は、例えば５０にΩと極めて高抵抗値のもので
、これによって入力オープン時の電位を確定する目的の
ためのものである。一方、出力へ、ファ（４ｂ）はオー
プンエミッタ出力になっており、それを動作させるには
出力端にプルダウン抵抗か必要となる。このプルダウン
抵抗となる抵抗体（９）を取付けた状態を示したものが
第８図である。同図によれば、半導体チップの領域（２
′）が３ケ所に示されて、各領域（２′）及び抵抗体（
９）間にはパッケージ本体の凹所（ｌａ）内のプリント
配線（１０）によって接続されている。つまり、出力八
ツファ（４ｂ）の出力信号ピン（５ｂ）と他の入カパン
ファ（４ａ）における入力信号ピン（２ａ） 。
ウン抵抗体は設けられず、また設けたものであってもそ
の抵抗値は、例えば５０にΩと極めて高抵抗値のもので
、これによって入力オープン時の電位を確定する目的の
ためのものである。一方、出力へ、ファ（４ｂ）はオー
プンエミッタ出力になっており、それを動作させるには
出力端にプルダウン抵抗か必要となる。このプルダウン
抵抗となる抵抗体（９）を取付けた状態を示したものが
第８図である。同図によれば、半導体チップの領域（２
′）が３ケ所に示されて、各領域（２′）及び抵抗体（
９）間にはパッケージ本体の凹所（ｌａ）内のプリント
配線（１０）によって接続されている。つまり、出力八
ツファ（４ｂ）の出力信号ピン（５ｂ）と他の入カパン
ファ（４ａ）における入力信号ピン（２ａ） 。
（２ａ）及び抵抗体（９）の端子（９ａ）とはプリント
配線（１０）によって連絡している。さらに抵抗体（９
）の他端子（９ｂ）はプルダウン用電源ｖＴＴに接続さ
れている。ＥＣＬ出力バッファ（４ｂ）は上述したよう
にオープンエミッタ出力になっているため図示のように
プルダウン用の抵抗体（９）が要求される。そして、抵
抗体（９）の抵抗値はプリント配線（１０）の特性イン
ピーダンスＺＯに近似した値をとるとともに、その配置
場所としてはＥＣＬ出力バツファ（４ｂ）の最遠端に実
装しなくてはならない。このようにすることによって高
速に動作するＥＣＬの信号波形を正しく伝送することが
できるものである。つまり、抵抗体（９）はプルダウン
抵抗であるとともに終端抵抗としての役割を果たしてい
る。
配線（１０）によって連絡している。さらに抵抗体（９
）の他端子（９ｂ）はプルダウン用電源ｖＴＴに接続さ
れている。ＥＣＬ出力バッファ（４ｂ）は上述したよう
にオープンエミッタ出力になっているため図示のように
プルダウン用の抵抗体（９）が要求される。そして、抵
抗体（９）の抵抗値はプリント配線（１０）の特性イン
ピーダンスＺＯに近似した値をとるとともに、その配置
場所としてはＥＣＬ出力バツファ（４ｂ）の最遠端に実
装しなくてはならない。このようにすることによって高
速に動作するＥＣＬの信号波形を正しく伝送することが
できるものである。つまり、抵抗体（９）はプルダウン
抵抗であるとともに終端抵抗としての役割を果たしてい
る。
従来装置では、上述したように、ＥＣＬ出力バッファ（
４ｂ）にはそれぞれ抵抗体（９）を実装することが心安
で、しかもこの抵抗体（９）は外部に残された状態にあ
る。したがって、ＥＣＬの高集積化による回路のＬＳＩ
化が進むにつれ抵抗体（９）の実装面積が拡張するとい
う問題点があった。
４ｂ）にはそれぞれ抵抗体（９）を実装することが心安
で、しかもこの抵抗体（９）は外部に残された状態にあ
る。したがって、ＥＣＬの高集積化による回路のＬＳＩ
化が進むにつれ抵抗体（９）の実装面積が拡張するとい
う問題点があった。
この発明は叙上の問題点を解決するためになされたもの
で、抵抗体（９）の占める面積をパッケージ本体（１）
によって補うことによって装置のコンパクト化を図るこ
とを目的とする。
で、抵抗体（９）の占める面積をパッケージ本体（１）
によって補うことによって装置のコンパクト化を図るこ
とを目的とする。
この発明に係る半導体装置は、プルダウン及び終端用の
抵抗体をパッケージ本体に埋設して構成したものである
。
抵抗体をパッケージ本体に埋設して構成したものである
。
この発明によれば、回路の高集積化に対処することので
きる半導体装置にすることができる。
きる半導体装置にすることができる。
以下第１図ないし第４図に示す実施例に基づいて、従来
と同−又は相ち部分には同一符号を付し、この発明の特
徴を中心に説明する。第２図に示したように、プルダウ
ン及び終端用抵抗体（８）はパッケージ本体（＋）にお
けるパッケージ本体周縁（ｌｅ）に埋設され、この一端
はプルダウン用電源Ｖ ＴＴに世なる・４体（１１）が
接続され、他端はパッケージ本体周縁（ＩＣ）表面の端
子（＋３ａ）に導体（１２）を介して接続されている。
と同−又は相ち部分には同一符号を付し、この発明の特
徴を中心に説明する。第２図に示したように、プルダウ
ン及び終端用抵抗体（８）はパッケージ本体（＋）にお
けるパッケージ本体周縁（ｌｅ）に埋設され、この一端
はプルダウン用電源Ｖ ＴＴに世なる・４体（１１）が
接続され、他端はパッケージ本体周縁（ＩＣ）表面の端
子（＋３ａ）に導体（１２）を介して接続されている。
この端子（１３ａ）の外側には別の端子（＋３ｂ）があ
り、これら両者間は第１図に示したようにパッケージ本
体周縁（ＩＣ）表面において導体（１４）によって接続
されている。さらに端子（＋３ｂ）は半導体チップ（２
）に連なる導体（４）に接続され、結局、半導体チップ
（２）と抵抗体（９）はポンディングワイヤ（３）、導
体（４）、端子（１３ｂ） 、導体（１４）、端子（１
３ａ）及び導体（１２）を介して接続されている。その
他は従来装置と略同様に構成されている。この回路を概
念的に示したものが第３図である６ また、第４図は」二足実施例を応用したもので。
り、これら両者間は第１図に示したようにパッケージ本
体周縁（ＩＣ）表面において導体（１４）によって接続
されている。さらに端子（＋３ｂ）は半導体チップ（２
）に連なる導体（４）に接続され、結局、半導体チップ
（２）と抵抗体（９）はポンディングワイヤ（３）、導
体（４）、端子（１３ｂ） 、導体（１４）、端子（１
３ａ）及び導体（１２）を介して接続されている。その
他は従来装置と略同様に構成されている。この回路を概
念的に示したものが第３図である６ また、第４図は」二足実施例を応用したもので。
従来装置における第８図に相当するものであり。
図においてＥＣＬ出力バッファ（４ｂ）を終端するため
には出力／ヘンファ（４ｂ）の最遠端の集積回路（ｒｅ
）のみの抵抗体（９）を接続し、他のＩＣの抵抗体（９
）を切り磐すために各導体（１４）を切断したものであ
る。また各抵抗体（９）はプリント配ｖｊ（８）の特性
インピーダンスＺｏに略一致させて設定しであることは
」−述したとおりである。かかる処理により終端を正し
く行なうことができる。
には出力／ヘンファ（４ｂ）の最遠端の集積回路（ｒｅ
）のみの抵抗体（９）を接続し、他のＩＣの抵抗体（９
）を切り磐すために各導体（１４）を切断したものであ
る。また各抵抗体（９）はプリント配ｖｊ（８）の特性
インピーダンスＺｏに略一致させて設定しであることは
」−述したとおりである。かかる処理により終端を正し
く行なうことができる。
したがって従来のように外部抵抗体及びこれに接続する
プリント配線が不要となって、基板実装害度の向上及び
浮遊容量の減少による伝送波形の品質等の向上を図るこ
とができる。
プリント配線が不要となって、基板実装害度の向上及び
浮遊容量の減少による伝送波形の品質等の向上を図るこ
とができる。
しかも半導体チップ（２）と抵抗体（９）を接続する導
体の一部（１４）をパッケージ本体（１）表面に出すこ
とによっ必要に応じて切断することができる。
体の一部（１４）をパッケージ本体（１）表面に出すこ
とによっ必要に応じて切断することができる。
また、当初はオーブンにしておき、必要に応じて端子（
＋３ａ）、 （１３ｂ）間を導体（１４）によって接続
することができる。なお、上記実施例ではＰＧＡ（Ｐｉ
ｎ Ｇｒｉｄ Ａｒｒａｙ）パッケージを想定したもの
について説明したが、これに限定されるものでなく、他
の種類のパッケージにも応用できることは上記構成から
も明らかである。
＋３ａ）、 （１３ｂ）間を導体（１４）によって接続
することができる。なお、上記実施例ではＰＧＡ（Ｐｉ
ｎ Ｇｒｉｄ Ａｒｒａｙ）パッケージを想定したもの
について説明したが、これに限定されるものでなく、他
の種類のパッケージにも応用できることは上記構成から
も明らかである。
上記のようにこの発明によれば、プルダウン兼終端用抵
抗体をパッケージ内に内蔵でき、又各人出力端子と上記
抵抗体との接続又は切断をパッケージ表面で実施できる
ように構成したので、半導体装置をプリント基板りに高
密度に実装でき、又浮遊容量の減少による伝送波形の品
質が向上する。
抗体をパッケージ内に内蔵でき、又各人出力端子と上記
抵抗体との接続又は切断をパッケージ表面で実施できる
ように構成したので、半導体装置をプリント基板りに高
密度に実装でき、又浮遊容量の減少による伝送波形の品
質が向上する。
第１図及び第２図は、各々この発明の一実施例による゛
ト導体装置を示す斜視図及び部分断面図、第３図は上記
実施例を回路主体に表現した概念図、第４図はこの発明
に係る応用例を示す第３図相当図、第５図及び第６図は
従来の半導体装置を示す第１図及び第２図相当図、第７
図は従来の半導体装置を示す第３図相当図１、第８図は
従来装置における第４図相当図である。 図において、（１）はパッケージ本体、（２）は半導体
チップ、（５）は入出力ピン、（９）は抵抗体（プルダ
ウン及び終端用）。 （１４）は導体である。 なお、各図中、同一符号は同−又は相当部分を示す。 代 理 人 大 岩 増 雄手続補正書
（自発） 昭和 時 ６月１６日
ト導体装置を示す斜視図及び部分断面図、第３図は上記
実施例を回路主体に表現した概念図、第４図はこの発明
に係る応用例を示す第３図相当図、第５図及び第６図は
従来の半導体装置を示す第１図及び第２図相当図、第７
図は従来の半導体装置を示す第３図相当図１、第８図は
従来装置における第４図相当図である。 図において、（１）はパッケージ本体、（２）は半導体
チップ、（５）は入出力ピン、（９）は抵抗体（プルダ
ウン及び終端用）。 （１４）は導体である。 なお、各図中、同一符号は同−又は相当部分を示す。 代 理 人 大 岩 増 雄手続補正書
（自発） 昭和 時 ６月１６日
Claims (2)
- （１）パッケージ内に半導体チップを封塞するとともに
該半導体チップに対応する入出力ピンを備えた半導体装
置において、上記入出力ピンに対応して配設されたプル
ダウン及び終端用抵抗体を上記パッケージ本体に埋設し
たことを特徴とする半導体装置。 - （２）上記抵抗体と半導体チップとを接続する導体を上
記パッケージ本体表面に配置したことを特徴とする特許
請求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61038587A JPS62196854A (ja) | 1986-02-24 | 1986-02-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61038587A JPS62196854A (ja) | 1986-02-24 | 1986-02-24 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62196854A true JPS62196854A (ja) | 1987-08-31 |
Family
ID=12529427
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61038587A Pending JPS62196854A (ja) | 1986-02-24 | 1986-02-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62196854A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03288463A (ja) * | 1990-04-05 | 1991-12-18 | Mitsubishi Materials Corp | 抵抗体を内層した多層基板 |
-
1986
- 1986-02-24 JP JP61038587A patent/JPS62196854A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03288463A (ja) * | 1990-04-05 | 1991-12-18 | Mitsubishi Materials Corp | 抵抗体を内層した多層基板 |
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