JPH01132170A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
- Publication number
- JPH01132170A JPH01132170A JP62289479A JP28947987A JPH01132170A JP H01132170 A JPH01132170 A JP H01132170A JP 62289479 A JP62289479 A JP 62289479A JP 28947987 A JP28947987 A JP 28947987A JP H01132170 A JPH01132170 A JP H01132170A
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- JP
- Japan
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- semiconductor layer
- effect transistor
- impurity concentration
- field effect
- layer
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- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/213—Channel regions of field-effect devices
- H10D62/221—Channel regions of field-effect devices of FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
- H10D30/87—FETs having Schottky gate electrodes, e.g. metal-semiconductor FETs [MESFET]
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は新規な原理に基づく電界効果トランジスタに関
する。
する。
（従来の技術）
近年スーパーコンピューターや高周波を用いた通信機器
等には、高速に動作するトランジスタが用いられている
。その中でもＳｉ等に比べて常温での電子易動度が高い
ＧａＡｓや１ｎＰ等の化合物半導体を母Ｈに採用して高
速動作を図った電界効果トランジスタ（ＦＥＴ）が使用
されている。
等には、高速に動作するトランジスタが用いられている
。その中でもＳｉ等に比べて常温での電子易動度が高い
ＧａＡｓや１ｎＰ等の化合物半導体を母Ｈに採用して高
速動作を図った電界効果トランジスタ（ＦＥＴ）が使用
されている。
このような従来の高速型ＦＥＴとしてＧａＡｓ基板に設
けられたショットキー接合型ＦＥＴ（ＭＥＳＦＥＴ）を
第３図に示して説明する。半絶縁性のＧａＡｓ基板（３
０）上にｎ型ＧａＡｓ層（３２）が設けられている。（
３４）はショットキーゲートＳ極であり、ｎ型ＧａＡｓ
層（３２）の特性が変わらない髄に、ｉ型ＧａＡｓ層（
３３）を間に介在させて設けられている。（３５）、（
３６）はｎ＋型ＧａＡｓのソース領域及びドレイン領域
であり、夫々の領域上にはこれらとオーミック接触する
ソース、ドレイン電極（３７）、（３ｇ）が設けられて
いる。このようなＭ ＥＳＦＥＴでは、このｎ型ＧａＡ
ｓ層（３２）内にチャネル（３９）が形成される。この
チャネルに流れるドレイン電流は、ショットキーゲート
電極に印加されるゲート電圧に従ってｉ型ＧａＡｓ層（
３３〉がらチャネルに延びる空乏層によりカットされる
。逆にチャネル内に空乏層が到達しない場合にはドレイ
ン電流は流れ続けるようになっている。従来このような
ＭＥＳＦＥＴはソース領域（３６）に撃かれた負荷をよ
り高速で動かす為に、駆動能力を高める必要があった。
けられたショットキー接合型ＦＥＴ（ＭＥＳＦＥＴ）を
第３図に示して説明する。半絶縁性のＧａＡｓ基板（３
０）上にｎ型ＧａＡｓ層（３２）が設けられている。（
３４）はショットキーゲートＳ極であり、ｎ型ＧａＡｓ
層（３２）の特性が変わらない髄に、ｉ型ＧａＡｓ層（
３３）を間に介在させて設けられている。（３５）、（
３６）はｎ＋型ＧａＡｓのソース領域及びドレイン領域
であり、夫々の領域上にはこれらとオーミック接触する
ソース、ドレイン電極（３７）、（３ｇ）が設けられて
いる。このようなＭ ＥＳＦＥＴでは、このｎ型ＧａＡ
ｓ層（３２）内にチャネル（３９）が形成される。この
チャネルに流れるドレイン電流は、ショットキーゲート
電極に印加されるゲート電圧に従ってｉ型ＧａＡｓ層（
３３〉がらチャネルに延びる空乏層によりカットされる
。逆にチャネル内に空乏層が到達しない場合にはドレイ
ン電流は流れ続けるようになっている。従来このような
ＭＥＳＦＥＴはソース領域（３６）に撃かれた負荷をよ
り高速で動かす為に、駆動能力を高める必要があった。
この駆動能力を高めるには、ゲート長を短縮してソース
・ドレイン間抵抗等を減らす事が不可欠であるが、しか
しゲート長を短縮するに伴ってチャネルからドレイン電
流が基板側に漏れて閾値（■ｔｈ）の変動や電流駆動能
力（Ｋ値）の低下等といったいわゆるショートチャネル
効果が起こる。これを防ぐ為にチャネルの厚さを薄くし
かつチャネル中の不純物濃度を高め、キャリアを多くし
て高速に動かす事が図られていたが、チャネル中の不純
物濃度が高くなるとこんどはチャネル中のキャリアの易
動度が小さくなり、ＭＥＳＦＥＴは高速に動作しなくな
るという問題があった。
・ドレイン間抵抗等を減らす事が不可欠であるが、しか
しゲート長を短縮するに伴ってチャネルからドレイン電
流が基板側に漏れて閾値（■ｔｈ）の変動や電流駆動能
力（Ｋ値）の低下等といったいわゆるショートチャネル
効果が起こる。これを防ぐ為にチャネルの厚さを薄くし
かつチャネル中の不純物濃度を高め、キャリアを多くし
て高速に動かす事が図られていたが、チャネル中の不純
物濃度が高くなるとこんどはチャネル中のキャリアの易
動度が小さくなり、ＭＥＳＦＥＴは高速に動作しなくな
るという問題があった。
一方、ＧａＡｓのＦＥＴには、不純物を含まないｎ型Ｇ
ａＡｓ層中に二次元電子ガスを発生させてチャネルを形
成し、このチャネル中の電子を高易動度で流すことので
きる所謂ＨＥ Ｍ Ｔ （ＨｉｇｈＥｌｅｃｔｒｏｎ
Ｎｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）構造の高速
ＦＥＴか特開昭６１−４９４７６号公報等で知られてい
る。第４図は、このＨＥＭＴの一例を示す。
ａＡｓ層中に二次元電子ガスを発生させてチャネルを形
成し、このチャネル中の電子を高易動度で流すことので
きる所謂ＨＥ Ｍ Ｔ （ＨｉｇｈＥｌｅｃｔｒｏｎ
Ｎｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）構造の高速
ＦＥＴか特開昭６１−４９４７６号公報等で知られてい
る。第４図は、このＨＥＭＴの一例を示す。
ＧａＡｓ基板（４０）上に、ｎ型ＧａＡｓ層（４３）、
ｎ型ＡρＧａＡｓ層（４２）が順次、積層されており、
この最上段にショットキーゲート電極（４４）が設けら
れている。また、このゲート電極（４４）を挟んでソー
ス領域（４７）、ドレイン領域（４８）が設けられてい
る（第４図（ａ））。
ｎ型ＡρＧａＡｓ層（４２）が順次、積層されており、
この最上段にショットキーゲート電極（４４）が設けら
れている。また、このゲート電極（４４）を挟んでソー
ス領域（４７）、ドレイン領域（４８）が設けられてい
る（第４図（ａ））。
このようなＨＥＭＴのＡ−Ａ’断面のポテンシャル図を
第４図（ｂ）に示す。ｎ型ＧａＡｓ層（４３）とｎ型Ｇ
ａＡｓ層（４２）のへテロ界面では、これらの層の電子
親和力の差によってできた電子の井戸に電子が蓄積され
、２次元電子ガスを形成する。
第４図（ｂ）に示す。ｎ型ＧａＡｓ層（４３）とｎ型Ｇ
ａＡｓ層（４２）のへテロ界面では、これらの層の電子
親和力の差によってできた電子の井戸に電子が蓄積され
、２次元電子ガスを形成する。
このガスによってｎ型ＧａＡｓ層（４３）内にチャネル
（４９）が形成される。しかし、このようなヘテロ界面
を構成するｎ型ＧａＡｓ層（４３）には界面準位が存在
するため、ここに電子がトラップされてしまい自由に動
ける電子が限られている。従って高濃度電子のチャネル
を形成する事には限界が有り、容量性の大きな負荷を高
速に動かすには問題があった。
（４９）が形成される。しかし、このようなヘテロ界面
を構成するｎ型ＧａＡｓ層（４３）には界面準位が存在
するため、ここに電子がトラップされてしまい自由に動
ける電子が限られている。従って高濃度電子のチャネル
を形成する事には限界が有り、容量性の大きな負荷を高
速に動かすには問題があった。
（発明が解決しようとする問題点）
以上述べたように、従来のＦＥＴは高易動度のキャリア
でチャネルを形成する事と、高濃度のキャリアでチャネ
ルを形成する事とを同時に満たす事はできず、高速動作
性に問題があった。
でチャネルを形成する事と、高濃度のキャリアでチャネ
ルを形成する事とを同時に満たす事はできず、高速動作
性に問題があった。
本発明は、上記問題点に鑑みなされたもので、ホモ接合
界面にチャネルを形成する新規なＦＥＴを提供する事を
第１の目的とする。また高速に動作することのできるＦ
ＥＴを提供することを第２の目的とする。
界面にチャネルを形成する新規なＦＥＴを提供する事を
第１の目的とする。また高速に動作することのできるＦ
ＥＴを提供することを第２の目的とする。
［発明の構成］
（問題点を解決するための手段）
上記問題点を解決するために、本発明は一導電型の第１
の半導体層と、この第１の半導体層上に設けられ逆導電
型の不純物を含む第２の半導体層と、この第２の半導体
層上に設けられかつ同じ半導体材料から成り前記第２の
半導体層より不純物濃度の低い第３の半導体層と、この
第３の半導体層上に設けられた制御ゲートと、この制御
ゲートを挟んで設けられたソース領域及びドレイン領域
と、前記第２の半導体層と第３の半導体層との界面部の
ポテンシャルの井戸により構成されたチャネルとを備え
たＦＥＴを提供する。
の半導体層と、この第１の半導体層上に設けられ逆導電
型の不純物を含む第２の半導体層と、この第２の半導体
層上に設けられかつ同じ半導体材料から成り前記第２の
半導体層より不純物濃度の低い第３の半導体層と、この
第３の半導体層上に設けられた制御ゲートと、この制御
ゲートを挟んで設けられたソース領域及びドレイン領域
と、前記第２の半導体層と第３の半導体層との界面部の
ポテンシャルの井戸により構成されたチャネルとを備え
たＦＥＴを提供する。
（作用）
一導電型の第１の半導体層と逆導電型の第２の半導体層
との界面から、第２の半導体層に空乏層が延びる。そし
て、第２の半導体層内のキャリアは低不純物濃度の第３
の半導体層内に集められ、ここに２次元キャリアガスの
チャネルを形成する。
との界面から、第２の半導体層に空乏層が延びる。そし
て、第２の半導体層内のキャリアは低不純物濃度の第３
の半導体層内に集められ、ここに２次元キャリアガスの
チャネルを形成する。
特に、第１の半導体層の不純物濃度が第２の半導体層よ
り充分大きい、即ち１０倍以上に高濃度である際には、
空乏層の延び（ｘ ｕ）は次式によって表わされる。
り充分大きい、即ち１０倍以上に高濃度である際には、
空乏層の延び（ｘ ｕ）は次式によって表わされる。
ε０；真空の誘電率
ψ ；ビルトインポテンシャル
ｑ ；電子の電荷量
Ｎｄ 、第２の半導体層の不純物濃度このｘｎを第２
の半導体層の厚み（Ｗ）程度にする事により、逆導電型
半導体層を空乏層化して第３の半導体層に高濃度のキャ
リアを蓄積でき、低濃度の第３の半導体層中にチャネル
を形成できる。このチャネル中を動くキャリアは不純物
に妨げられることなく高易動度を保つことができる。
の半導体層の厚み（Ｗ）程度にする事により、逆導電型
半導体層を空乏層化して第３の半導体層に高濃度のキャ
リアを蓄積でき、低濃度の第３の半導体層中にチャネル
を形成できる。このチャネル中を動くキャリアは不純物
に妨げられることなく高易動度を保つことができる。
特に逆導電型半導体層の９０％以上を空乏化する条件と
してＷを１０００Å以下となる様に極力薄くしてＷ２と
Ｎｄの積がＩＱ”７ｃｍ以下になるようにＷ、Ｎ、を選
んだ場合には逆導電型半導体層にキャリアを十分に蓄積
しながらチャネルを形成することができる。
してＷを１０００Å以下となる様に極力薄くしてＷ２と
Ｎｄの積がＩＱ”７ｃｍ以下になるようにＷ、Ｎ、を選
んだ場合には逆導電型半導体層にキャリアを十分に蓄積
しながらチャネルを形成することができる。
（実施例）
本発明の詳細を実施例によって説明する。
第１図は、本発明の一実施例に係るデプレッション型の
Ｇ ａ Ａ ｓ Ｍ Ｅ Ｓ Ｆ Ｅ Ｔを示す図であ
る。
Ｇ ａ Ａ ｓ Ｍ Ｅ Ｓ Ｆ Ｅ Ｔを示す図であ
る。
先ず、製造手順から説明すると、半絶縁性のＧａＡｓウ
ェーハ（１）上に１μ量厚のアンドローブＧａＡｓのバ
ッファー層（ｌＯ）を分子線エピタキシー法によって積
層し、実質的に不純物を含まない半導体基板（１０Ｇ）
を形成する。このような基板（１００）には表面に格子
欠陥の少ないエビ層を後から容易に積層することができ
る。次に、このバッファー層（１０）上に一導電型半導
体層（第１の半導体層）としてたとえばＢｅを２ ×１
０２０印−３ドープした５０００人厚の０ 型ＧａＡｓ
層（Ｉｔ）、逆導電型半導体層（第２の半導体層）とし
て例えばＳｎをＩ×１０１９ｃＩ１１−３ドープした１
５０人厚０ｎ型ＧａＡｓ層（１２）及び低不純物濃度の
半導体層（第３の半導体層）としてアンドープＧａＡｓ
層（１３）を夫々順次分子線エピタキシー法で積層する
（第１図（ａ））。このアンドープＧａＡｓ層は完全に
真性のものでもよく本発明はこれを含むが、通常は製造
途中に何らかの原因で不純物が混入してしまい、条件に
よってはｌＸ１０１５ｃｒｌＩ−３程度の不純物濃度を
有する事もある。これでも比抵抗が十分小さくアンドー
プ層としてｎ型ＧａＡｓ層（１３）の不純物濃度から見
れば実質的に真性である。第１図ではｎ型不純物濃度が
１０１１印−３レベルのものを示した。
ェーハ（１）上に１μ量厚のアンドローブＧａＡｓのバ
ッファー層（ｌＯ）を分子線エピタキシー法によって積
層し、実質的に不純物を含まない半導体基板（１０Ｇ）
を形成する。このような基板（１００）には表面に格子
欠陥の少ないエビ層を後から容易に積層することができ
る。次に、このバッファー層（１０）上に一導電型半導
体層（第１の半導体層）としてたとえばＢｅを２ ×１
０２０印−３ドープした５０００人厚の０ 型ＧａＡｓ
層（Ｉｔ）、逆導電型半導体層（第２の半導体層）とし
て例えばＳｎをＩ×１０１９ｃＩ１１−３ドープした１
５０人厚０ｎ型ＧａＡｓ層（１２）及び低不純物濃度の
半導体層（第３の半導体層）としてアンドープＧａＡｓ
層（１３）を夫々順次分子線エピタキシー法で積層する
（第１図（ａ））。このアンドープＧａＡｓ層は完全に
真性のものでもよく本発明はこれを含むが、通常は製造
途中に何らかの原因で不純物が混入してしまい、条件に
よってはｌＸ１０１５ｃｒｌＩ−３程度の不純物濃度を
有する事もある。これでも比抵抗が十分小さくアンドー
プ層としてｎ型ＧａＡｓ層（１３）の不純物濃度から見
れば実質的に真性である。第１図ではｎ型不純物濃度が
１０１１印−３レベルのものを示した。
さらにこのアンドープＧａＡｓ層（１３）とシヨ・ノド
キー接合をなす窒化タングステン（ＷＮｘ）をアンドー
プＧａＡｓ層（１３）全面に、スパッタリングにて蒸着
する。その後、エツチングにより制御ゲートとなるゲー
ト電極（１４）以外を除去する。
キー接合をなす窒化タングステン（ＷＮｘ）をアンドー
プＧａＡｓ層（１３）全面に、スパッタリングにて蒸着
する。その後、エツチングにより制御ゲートとなるゲー
ト電極（１４）以外を除去する。
次にこのゲート電極（１４）をマスクにしてイオン注入
法によりＳｉイオンを加速電圧１８０ＫｅＶ。
法によりＳｉイオンを加速電圧１８０ＫｅＶ。
ドーズ量１．５Ｘ １０１３ａｍ−２の条件にて打ち込
む。
む。
そして、活性化の為の熱処理を８００℃１０分間行って
ゲート電極（１４）にセルファラインされたｎ＋型Ｇａ
Ａｓのソース及びドレイン領域（１５）、（１６）を形
成する（第１図（ｂ））。
ゲート電極（１４）にセルファラインされたｎ＋型Ｇａ
Ａｓのソース及びドレイン領域（１５）、（１６）を形
成する（第１図（ｂ））。
最後にソース及びドレイン領域（１５）、（１６）とオ
ーミック接触するＡ ｕ Ｇ ｅ ／ Ａ ｕのソース
及びドレイン電極（１７）、（１８）をリフトオフ法に
よって夫々形成する。このＭＥ Ｓ Ｆ ＥＴでは、ｎ
型ＧａＡｓ層Ｊにチャネルが形成される一般のＭＥＳＦ
ＥＴと異なり、ｎ型ＧａＡｓ層（３）内に蓄積された電
子によってチャネル（１９）が形成されるようになって
いる。この事は後で詳しく述べる（第１図（Ｃ））。
ーミック接触するＡ ｕ Ｇ ｅ ／ Ａ ｕのソース
及びドレイン電極（１７）、（１８）をリフトオフ法に
よって夫々形成する。このＭＥ Ｓ Ｆ ＥＴでは、ｎ
型ＧａＡｓ層Ｊにチャネルが形成される一般のＭＥＳＦ
ＥＴと異なり、ｎ型ＧａＡｓ層（３）内に蓄積された電
子によってチャネル（１９）が形成されるようになって
いる。この事は後で詳しく述べる（第１図（Ｃ））。
このような構造のＦＥＴは全て同一の半導体で形成可能
である。特にアンドープＧａＡｓ層（１３）とｎ型Ｇａ
Ａｓ層（１２）との界面はホモ接合となっている。この
ためへテロ接合特有の界面準位等の問題がない。
である。特にアンドープＧａＡｓ層（１３）とｎ型Ｇａ
Ａｓ層（１２）との界面はホモ接合となっている。この
ためへテロ接合特有の界面準位等の問題がない。
また、アンドープＧａＡｓ層（１３）にイオン注入Ｇａ
Ａｓ層（１２）上にソース、ドレイン領域（１５）、（
１６）が積層された構造となっている。しかし、こノソ
ース、ドレイン領域（１５）、（１６）はＰ 型Ｇａ流
を供給できるような構造にしておけば足りる。
Ａｓ層（１２）上にソース、ドレイン領域（１５）、（
１６）が積層された構造となっている。しかし、こノソ
ース、ドレイン領域（１５）、（１６）はＰ 型Ｇａ流
を供給できるような構造にしておけば足りる。
体層であるが、不純物を意識的に含ませた低濃度半導体
層を用いることでＭＥＳＦＥＴの閾（面制御が可能であ
る。この際、ｎ型ＧａＡｓ層（１２）は、例えば不純物
濃度１×１０１６又は１ ｘ ｔ ｏ ”ｃａ＝以上で
ありＧａＡｓ層（１３）に対して１００倍以上、好まし
くは１０００倍以上の不純物を含んでいればキャリア供
給層として機能する。例えば、現在形成可能な最も高濃
度に近いとされるＩ Ｘ １０１９ｃｍ−３に不純物ド
ープされたｎ型ＧａＡｓ層及び、Ｉ Ｘ １０１７ｃｍ
””’程度にドープされた低濃摩半導体層を組合わせて
用いても高速に動作するＦＥＴを作ることができる。
層を用いることでＭＥＳＦＥＴの閾（面制御が可能であ
る。この際、ｎ型ＧａＡｓ層（１２）は、例えば不純物
濃度１×１０１６又は１ ｘ ｔ ｏ ”ｃａ＝以上で
ありＧａＡｓ層（１３）に対して１００倍以上、好まし
くは１０００倍以上の不純物を含んでいればキャリア供
給層として機能する。例えば、現在形成可能な最も高濃
度に近いとされるＩ Ｘ １０１９ｃｍ−３に不純物ド
ープされたｎ型ＧａＡｓ層及び、Ｉ Ｘ １０１７ｃｍ
””’程度にドープされた低濃摩半導体層を組合わせて
用いても高速に動作するＦＥＴを作ることができる。
次に第１図（ｄ）は第１図（ｃ）に示したＭＥＳＦＥＴ
のＡ−Ａ’力方向エネルギーバンド図である。
のＡ−Ａ’力方向エネルギーバンド図である。
（ｉｏ＋）がＯＮ状態、（１０４）が印加された負のゲ
ート重置によりＯＦＦされた状態を夫々示す。Ｐ＋型Ｇ
ａＡｓ層（１１）は、ｎ型ＧａＡｓ層（１２）に比べて
不純物濃度が高い為にｎ型ＧａＡｓ層（１２）との界面
（１０２）から薄いｎ型ＧａＡｓ層（１２）の内部にか
けて空乏層が伸び急峻なポテンシャルの傾きとなる。一
方、アンドープＧａＡｓ層（１３）内のポテンシャルは
ショットキーバリアバイトからゆるやかに、ｎ型ＧａＡ
ｓ層（１２）との界面まで下がっている。この最も下に
ポテンシャルが下がった所にポテンシャルの井戸ができ
、電子（１０３）が蓄積される。この時、ｎ型ＧａＡｓ
層（１２）は空乏化が図られポテンシャル変化領域とな
るために、大部分の電子はｎ型ＧａＡｓ層（１２）では
なく、ポテンシャルの傾きがなだらかなアンドープＧａ
Ａｓ層（１３）に集まって、ここにチャネルを形成する
ようになっている。
ート重置によりＯＦＦされた状態を夫々示す。Ｐ＋型Ｇ
ａＡｓ層（１１）は、ｎ型ＧａＡｓ層（１２）に比べて
不純物濃度が高い為にｎ型ＧａＡｓ層（１２）との界面
（１０２）から薄いｎ型ＧａＡｓ層（１２）の内部にか
けて空乏層が伸び急峻なポテンシャルの傾きとなる。一
方、アンドープＧａＡｓ層（１３）内のポテンシャルは
ショットキーバリアバイトからゆるやかに、ｎ型ＧａＡ
ｓ層（１２）との界面まで下がっている。この最も下に
ポテンシャルが下がった所にポテンシャルの井戸ができ
、電子（１０３）が蓄積される。この時、ｎ型ＧａＡｓ
層（１２）は空乏化が図られポテンシャル変化領域とな
るために、大部分の電子はｎ型ＧａＡｓ層（１２）では
なく、ポテンシャルの傾きがなだらかなアンドープＧａ
Ａｓ層（１３）に集まって、ここにチャネルを形成する
ようになっている。
第１（ｅ）図は、ｎ型ＧａＡｓ層（１２）及びアンドー
プＧａＡｓ層（１２）及びアンドープＧａＡｓＷｉ（１
３）内の不純物濃度分布（実線）及び電子濃度分布（破
線）を示す図である。ここでは、空乏レベルをｎ型Ｇａ
Ａｓ層（１２）の（電子濃度）（不純物濃度）を０．Ｏ
１以下とすることにより定めている。このことから、ｎ
型ＧａＡｓ層（１２）には電子（１２２）が少なく大部
分が空乏化しており、はとんどの電子（１２１）はアン
ドープＧａＡｓ層（１３）にあり、最高Ｉ Ｘ １０１
９ｃｍ−”程度の高濃度である事が解る。また、この電
子（１２２）のつくる非空乏領域厚Ｂに対してアンドー
プＧａＡｓ層（１３）内の電子（１２１）厚み（Ａ）で
チャネルを形成することができ、このＭＥＳＦＥＴの特
性を主に決めている。従って電子は不純物との衝突を回
避できて高易動度で動く事が可能なアンドープＧａＡｓ
層（１３）に集まって２次元電子ガスのチャネル（１９
）を形成することとなる。濃度に対する各層内の易動度
は、ｎ型ＧａＡｓ層（１２）内での電子易動度が２００
０ｃｄ／ｖ−８程度であるのに対し、アンドープＧａＡ
ｓ層（Ｉ３）内での電子易動度は４倍近い８０００ｃＪ
／Ｖ−８となっている。このような電子易動度では合に
比べて電流を多く流せる。こうして作られたゲート長０
．８μｍのＭＥＳＦＥＴは閾値−１，３Ｖ 。
プＧａＡｓ層（１２）及びアンドープＧａＡｓＷｉ（１
３）内の不純物濃度分布（実線）及び電子濃度分布（破
線）を示す図である。ここでは、空乏レベルをｎ型Ｇａ
Ａｓ層（１２）の（電子濃度）（不純物濃度）を０．Ｏ
１以下とすることにより定めている。このことから、ｎ
型ＧａＡｓ層（１２）には電子（１２２）が少なく大部
分が空乏化しており、はとんどの電子（１２１）はアン
ドープＧａＡｓ層（１３）にあり、最高Ｉ Ｘ １０１
９ｃｍ−”程度の高濃度である事が解る。また、この電
子（１２２）のつくる非空乏領域厚Ｂに対してアンドー
プＧａＡｓ層（１３）内の電子（１２１）厚み（Ａ）で
チャネルを形成することができ、このＭＥＳＦＥＴの特
性を主に決めている。従って電子は不純物との衝突を回
避できて高易動度で動く事が可能なアンドープＧａＡｓ
層（１３）に集まって２次元電子ガスのチャネル（１９
）を形成することとなる。濃度に対する各層内の易動度
は、ｎ型ＧａＡｓ層（１２）内での電子易動度が２００
０ｃｄ／ｖ−８程度であるのに対し、アンドープＧａＡ
ｓ層（Ｉ３）内での電子易動度は４倍近い８０００ｃＪ
／Ｖ−８となっている。このような電子易動度では合に
比べて電流を多く流せる。こうして作られたゲート長０
．８μｍのＭＥＳＦＥＴは閾値−１，３Ｖ 。
ｇｍ −１，３ｓ／Ｉと良好な特性を示した。
る。このＭＥＳＦＥＴは先述したＭ Ｅ Ｓ Ｆ Ｅ
ＴのアンドープＧａＡｓ層（１３）の厚みを５００人か
ら３００人に薄くして実現したもので他は全て同じ構造
のＦＥＴである。第２図に第１図（ｄ）と同様の断面か
ら見た際のエネルギーバンド図を示す。
ＴのアンドープＧａＡｓ層（１３）の厚みを５００人か
ら３００人に薄くして実現したもので他は全て同じ構造
のＦＥＴである。第２図に第１図（ｄ）と同様の断面か
ら見た際のエネルギーバンド図を示す。
（２０１）はＯＦＦ状態、（２０４）は正のゲート電圧
が印加されてＯＮＬ、た状態であり、この時ポテンシャ
ルの井戸に電子（２０３）が十分に蓄積されてチャネル
形成される。このＭＥＳＦＥＴも第１図に示したものと
同様の特質を持ち、高速動作に適している。
が印加されてＯＮＬ、た状態であり、この時ポテンシャ
ルの井戸に電子（２０３）が十分に蓄積されてチャネル
形成される。このＭＥＳＦＥＴも第１図に示したものと
同様の特質を持ち、高速動作に適している。
以上の実施例ではＧａＡｓを形成母材に採用したＭＥＳ
ＦＥＴを説明したが、ショットキーゲート電極としては
Ｗ Ｓ ｉやＴｉ／Ｐｔ／Ａｕ等でも良い。また、本発
明はＩｎＰ、ＩｎＡｓ等の他の化合物半導体やＳｔ、Ｇ
ｃ等■族の半導体を用いたＦＥＴにも適用できる。さら
に、Ｍ Ｅ Ｓ Ｆ Ｅ Ｔにかぎることなく一般の接
合型ＦＥＴにも用いることができるし、一導電型半導体
層及び逆手等電型半導体層を夫々ｎ型及びＰ型半導体と
いうように先述した実施例とは逆にし、アンドープ半導
体層にホールを蓄積してチャネルを形成するタイプのＦ
ＥＴでも良い。このようなＦＥＴは、ホモ界面ではやは
り高濃度、高易動度キャリアの千ヤネルを形成できる為
に、高速性を達成することが可能である。
ＦＥＴを説明したが、ショットキーゲート電極としては
Ｗ Ｓ ｉやＴｉ／Ｐｔ／Ａｕ等でも良い。また、本発
明はＩｎＰ、ＩｎＡｓ等の他の化合物半導体やＳｔ、Ｇ
ｃ等■族の半導体を用いたＦＥＴにも適用できる。さら
に、Ｍ Ｅ Ｓ Ｆ Ｅ Ｔにかぎることなく一般の接
合型ＦＥＴにも用いることができるし、一導電型半導体
層及び逆手等電型半導体層を夫々ｎ型及びＰ型半導体と
いうように先述した実施例とは逆にし、アンドープ半導
体層にホールを蓄積してチャネルを形成するタイプのＦ
ＥＴでも良い。このようなＦＥＴは、ホモ界面ではやは
り高濃度、高易動度キャリアの千ヤネルを形成できる為
に、高速性を達成することが可能である。
逆導電型半導体層（１２）の不純物濃度は１×１０１６
１０１６以上とすることがキャリアの供給能の面で良＜
、ｌＸＩＯ２’以下とすることが空乏化の上で良い。好
ましくはＩ Ｘ １０ ’ｃｍ−３以上、Ｉ Ｘ １０
１９ｃｍ−３以下である。また、その層厚も１０００Å
以下、好ましくは２００Å以下が空乏化を図る上で良い
。
１０１６以上とすることがキャリアの供給能の面で良＜
、ｌＸＩＯ２’以下とすることが空乏化の上で良い。好
ましくはＩ Ｘ １０ ’ｃｍ−３以上、Ｉ Ｘ １０
１９ｃｍ−３以下である。また、その層厚も１０００Å
以下、好ましくは２００Å以下が空乏化を図る上で良い
。
一導電型半導体層（１１）の不純物濃度は逆導電型半導
体層（１２）の１０倍以上好ましくは１００倍以上とす
るのが良い。
体層（１２）の１０倍以上好ましくは１００倍以上とす
るのが良い。
低不純物濃度の半導体層（１３）の不純物濃度はＩＸ
１０１７ａｍ−”以下、好ましくはＩ Ｘ １０ Ｌ５
ｃ＋ｎ−３以下とするのが高速動作の上で良い。
１０１７ａｍ−”以下、好ましくはＩ Ｘ １０ Ｌ５
ｃ＋ｎ−３以下とするのが高速動作の上で良い。
［発明の効果コ
本発明は、上記構成により、ホモ界面に高易動度キャリ
アのチャネルを備える全く新規なＦＥＴを提供すること
ができる。また、チャネル中のキャリアの易動度及び濃
度を共に高くさせて高速動作に適したＦＥＴを提供する
ことができる。
アのチャネルを備える全く新規なＦＥＴを提供すること
ができる。また、チャネル中のキャリアの易動度及び濃
度を共に高くさせて高速動作に適したＦＥＴを提供する
ことができる。
第１図は本発明の一実施例を示す図、第２図は本発明に
係る他の実施例を説明する図、第３図及び第４図は従来
例を示す図である。 １００・・ −半絶縁性のＧａＡｓ基板１０
Ｇａ Ａ ｓのバッファー層１１ −Ｐ＋型Ｇａ
Ａｓ層 １２ ｎ型ＧａＡｓ層 １３ アンドープのＧａＡｓ層１４
ショットキーゲート電極１５、１６ ｎ”
Ｇ ａ Ａ ｓのソース領域及びドレイン領域
係る他の実施例を説明する図、第３図及び第４図は従来
例を示す図である。 １００・・ −半絶縁性のＧａＡｓ基板１０
Ｇａ Ａ ｓのバッファー層１１ −Ｐ＋型Ｇａ
Ａｓ層 １２ ｎ型ＧａＡｓ層 １３ アンドープのＧａＡｓ層１４
ショットキーゲート電極１５、１６ ｎ”
Ｇ ａ Ａ ｓのソース領域及びドレイン領域
Claims (18)
- （１）一導電型の第１の半導体層と、該第１の半導体層
上に設けられ、逆導電型の不純物を含む第２の半体層と
、該第２の半導体層上に設けられかつ前記第２の半導体
層と同じ半導体材料から成り前記第２の半導体層より不
純物濃度の低い第３の半導体層と、該第３の半導体層上
に設けられた制御ゲートと、該制御ゲートを挟んで設け
られたソース領域及びドレイン領域と、前記第２の半導
体層と第３の半導体層との界面部のポテンシャルの井戸
により構成されたチャネルとを備えたことを特徴とする
電界効果トランジスタ。 - （２）前記第３の半導体層は、アンドープの半導体層で
あることを特徴とする特許請求の範囲第１項記載の電界
効果トランジスタ。 - （３）前記第３の半導体層の不純物濃度は、１×１０＾
１＾７ｃｍ＾−＾３以下であることを特徴とする特許請
求の範囲第１項記載の電界効果トランジスタ。 - （４）前記アンドープの半導体層は不純物濃度が１×１
０＾１＾５ｃｍ＾−＾３以下であることを特徴とする特
許請求の範囲第２項記載の電界効果トランジスタ。 - （５）前記第１の半導体層、前記第２の半導体層及び前
記第３の半導体層の夫々の不純物濃度をＸ，Ｙ，Ｚとし
た時、 Ｘ≧１０Ｙ，Ｙ≧１００Ｚ の関係で表わされるＸ，Ｙ，Ｚを選ぶことを特徴とする
特許請求の範囲第１項記載の電界効果トランジスタ。 - （６）前記第３の半導体層は、その層内のキャリアの易
動度が前記第２の半導体層内のキャリアの易動度の４倍
以上であることを特徴とする特許請求の範囲第１項記載
の電界効果トランジスタ。 - （７）前記第３の半導体層内に分布するキャリアから成
るチャネルの厚さ及び前記第２の半導体層内に分布する
キャリアから成るチャネルの厚さを夫々Ａ及びＢとした
時、Ａ／Ｂが１／２以上であることを特徴とする特許請
求の範囲第１項記載の電界効果トランジスタ。 - （８）前記第１の半導体層は、前記第２の半導体層より
も、１０倍以上の不純物濃度であって、かつ 第２の半導体層の不純物濃度をＮｄ、第２の半導体層の
厚みをＷとした時、ＮｄとＷの関係をｗ≦１０００Å Ｎｄ・Ｗ＾２≦１０＾８ｃｍ＾−＾１ と規定することを特徴とする特許請求の範囲第１項記載
の電界効果トランジスタ。 - （９）前記第１の半導体層、前記第２の半導体層及び前
記第３の半導体層は夫々化合物半導体で設けられている
ことを特徴とする特許請求の範囲第１項記載の電界効果
トランジスタ。 - （１０）前記化合物半導体はＧａＡｓであることを特徴
とする特許請求の範囲第９項記載の電界効果トランジス
タ。 - （１１）前記第２の半導体層の不純物濃度は、１×１０
＾１＾６ｃｍ＾−＾３以上、１×１０＾２＾０ｃｍ＾−
＾３以下であることを特徴とする特許請求の範囲第１項
記載の電界効果トランジスタ。 - （１２）前記第２の半導体層の不純物濃度は、１×１０
＾１＾７ｃｍ＾−＾３以上、１×１０＾１＾９ｃｍ＾−
＾３以下であることを特徴とする特許請求の範囲第１項
記載の電界効果トランジスタ。 - （１３）前記第２の半導体層の厚さは、１０００Å以下
であることを特徴とする特許請求の範囲第１項記載の電
界効果トランジスタ。 - （１４）前記第２の半導体層の厚さは、２００Å以下で
あることを特徴とする特許請求の範囲第１項記載の電界
効果トランジスタ。 - （１５）前記第２の半導体層の不純物濃度は、１×１０
＾１＾６ｃｍ＾−＾３以上でありかつ、前記第３の半導
体層の不純物濃度の１００倍以上であることを特徴とす
る特許請求の範囲第１項記載の電界効果トランジスタ。 - （１６）前記第１の半導体層の不純物濃度は、前記第２
の半導体層の不純物濃度の１０倍以上であることを特徴
とする特許請求の範囲第１項記載の電界効果トランジス
タ。 - （１７）前記第１の半導体層の不純物濃度は、前記第２
の半導体層の不純物濃度の１００倍以上であることを特
徴とする特許請求の範囲第１項記載の電界効果トランジ
スタ。 - （１８）前記第２の半導体層は、２００Å以下の厚さで
あり、不純物濃度を１×１０＾１＾７以上、１×１０＾
１＾９以下としかつ前記第１の半導体層の不純物濃度の
１／１０以下であることを特徴とする特許請求の範囲第
１項記載の電界効果トランジスタ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62289479A JPH01132170A (ja) | 1987-11-18 | 1987-11-18 | 電界効果トランジスタ |
| US07/271,786 US5047811A (en) | 1987-11-18 | 1988-11-16 | Field effect transistor with channel formed on homojunction interface |
| DE88310926T DE3880443T2 (de) | 1987-11-18 | 1988-11-18 | Feldeffekttransistor. |
| EP88310926A EP0317345B1 (en) | 1987-11-18 | 1988-11-18 | Field-effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62289479A JPH01132170A (ja) | 1987-11-18 | 1987-11-18 | 電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01132170A true JPH01132170A (ja) | 1989-05-24 |
Family
ID=17743807
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62289479A Pending JPH01132170A (ja) | 1987-11-18 | 1987-11-18 | 電界効果トランジスタ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5047811A (ja) |
| EP (1) | EP0317345B1 (ja) |
| JP (1) | JPH01132170A (ja) |
| DE (1) | DE3880443T2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA1300763C (en) * | 1988-09-29 | 1992-05-12 | Masanori Nishiguchi | Semiconductor device radiation hardened mesfet |
| CA1301955C (en) * | 1988-09-30 | 1992-05-26 | Masanori Nishiguchi | Semiconductor device mesfet with upper and lower layers |
| AU643781B2 (en) * | 1989-09-26 | 1993-11-25 | Sumitomo Electric Industries, Ltd. | A semiconductor device |
| AU643780B2 (en) * | 1991-04-29 | 1993-11-25 | Sumitomo Electric Industries, Ltd. | A semiconductor device |
| JP2000091348A (ja) * | 1998-09-09 | 2000-03-31 | Sanyo Electric Co Ltd | 電界効果型半導体装置及びその製造方法 |
| JP5130641B2 (ja) | 2006-03-31 | 2013-01-30 | サンケン電気株式会社 | 複合半導体装置 |
| JP2008306130A (ja) * | 2007-06-11 | 2008-12-18 | Sanken Electric Co Ltd | 電界効果型半導体装置及びその製造方法 |
| US10811527B2 (en) * | 2018-09-06 | 2020-10-20 | Semiconductor Components Industries, Llc | Electronic device including high electron mobility transistors |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5728322A (en) * | 1980-07-28 | 1982-02-16 | Fujitsu Ltd | Formation of semiconductor single crystal layer |
| GB2090053B (en) * | 1980-12-19 | 1984-09-19 | Philips Electronic Associated | Mesfet |
| JPS59207667A (ja) * | 1983-05-11 | 1984-11-24 | Hitachi Ltd | 半導体装置 |
| JPS60189268A (ja) * | 1984-03-08 | 1985-09-26 | Fujitsu Ltd | 半導体装置 |
| JPH0815205B2 (ja) * | 1985-01-23 | 1996-02-14 | 株式会社日立製作所 | 半導体装置 |
| JPH088350B2 (ja) * | 1985-04-08 | 1996-01-29 | 日本電気株式会社 | 半導体装置 |
| US4616242A (en) * | 1985-05-08 | 1986-10-07 | International Business Machines Corporation | Enhancement and depletion mode selection layer for field effect transistor |
| JPH084138B2 (ja) * | 1986-05-23 | 1996-01-17 | 日本電気株式会社 | 半導体装置 |
-
1987
- 1987-11-18 JP JP62289479A patent/JPH01132170A/ja active Pending
-
1988
- 1988-11-16 US US07/271,786 patent/US5047811A/en not_active Expired - Fee Related
- 1988-11-18 EP EP88310926A patent/EP0317345B1/en not_active Expired - Lifetime
- 1988-11-18 DE DE88310926T patent/DE3880443T2/de not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0317345A1 (en) | 1989-05-24 |
| DE3880443T2 (de) | 1993-09-30 |
| DE3880443D1 (de) | 1993-05-27 |
| US5047811A (en) | 1991-09-10 |
| EP0317345B1 (en) | 1993-04-21 |
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