JPH0243343B2 - - Google Patents
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- Publication number
- JPH0243343B2 JPH0243343B2 JP56211212A JP21121281A JPH0243343B2 JP H0243343 B2 JPH0243343 B2 JP H0243343B2 JP 56211212 A JP56211212 A JP 56211212A JP 21121281 A JP21121281 A JP 21121281A JP H0243343 B2 JPH0243343 B2 JP H0243343B2
- Authority
- JP
- Japan
- Prior art keywords
- input
- output
- diode
- gate
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/931—Shapes of bond pads
- H10W72/932—Plan-view shape, i.e. in top view
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、マスタースライス方式の半導体装置
に係り、入出力パツド数以上の個数だけ半導体基
板に形成された出力用トランジスタのうちの使用
に供されないトランジスタを静電破壊防止用ダイ
オードとして用いた半導体装置に関する。
に係り、入出力パツド数以上の個数だけ半導体基
板に形成された出力用トランジスタのうちの使用
に供されないトランジスタを静電破壊防止用ダイ
オードとして用いた半導体装置に関する。
半導体チツプに形成されたマスタースライス方
式の半導体装置はその集積密度が高められるにつ
れて、その集積回路パターンはますます微細化さ
れる傾向にある。そのため、その集積回路素子の
静電破壊耐圧が低下するので、その対策が講じら
れねばならなくなつて来ている。
式の半導体装置はその集積密度が高められるにつ
れて、その集積回路パターンはますます微細化さ
れる傾向にある。そのため、その集積回路素子の
静電破壊耐圧が低下するので、その対策が講じら
れねばならなくなつて来ている。
このような要請に応える手段として、そのため
の特別の素子乃至回路を集積回路内に設けること
も考えられる。この素子乃至回路は集積回路に形
成される本来の機能を実現するのに要するもの以
外のものである。
の特別の素子乃至回路を集積回路内に設けること
も考えられる。この素子乃至回路は集積回路に形
成される本来の機能を実現するのに要するもの以
外のものである。
前述のような素子乃至回路を設けることによつ
て、素子の静電破壊も防止しうることになる。し
かし、前記素子乃至回路は、静電破壊防止のため
のみのものであるため、その素子乃至回路を設け
ると、マスタースライス方式で企図した高集積化
とは裏腹の結果が出てしまうという不具合があ
る。
て、素子の静電破壊も防止しうることになる。し
かし、前記素子乃至回路は、静電破壊防止のため
のみのものであるため、その素子乃至回路を設け
ると、マスタースライス方式で企図した高集積化
とは裏腹の結果が出てしまうという不具合があ
る。
本発明はこのような不具合に鑑みて創作された
もので、集積密度を低下させることなく、素子の
使用率を高めつつ、しかも静電破壊防止をも達成
しうる半導体装置を提供することをその目的とす
る。
もので、集積密度を低下させることなく、素子の
使用率を高めつつ、しかも静電破壊防止をも達成
しうる半導体装置を提供することをその目的とす
る。
本発明は、半導体チツプ周囲に入出力パツドを
有し、その内側に複数のゲートを設けて成るマス
タースライス方式の半導体装置において、上記入
出力パツドの数以上の出力用トランジスタを上記
入出力パツドとゲートとの間に設け、上記入出力
パツドのうちの入力パツドとゲートとを接続する
配線に、上記出力用トランジスタの内の使用に供
されないトランジスタのベースを接続し、コレク
タを所定の電源に接続して、該使用に供されない
上記出力用トランジスタを静電破壊防止用ダイオ
ードとして接続して構成される。
有し、その内側に複数のゲートを設けて成るマス
タースライス方式の半導体装置において、上記入
出力パツドの数以上の出力用トランジスタを上記
入出力パツドとゲートとの間に設け、上記入出力
パツドのうちの入力パツドとゲートとを接続する
配線に、上記出力用トランジスタの内の使用に供
されないトランジスタのベースを接続し、コレク
タを所定の電源に接続して、該使用に供されない
上記出力用トランジスタを静電破壊防止用ダイオ
ードとして接続して構成される。
マスタースライス方式に従つて半導体チツプ上
に形成され、回路構成に供されない出力用トラン
ジスタのベースが入力パツドとゲートとの配線に
接続され、その出力用トランジスタのコレクタは
所定の電源に接続されるから、前記入力パツドに
サージ等の異常電圧が入力されても、前記出力用
トランジスタにおいて緩和作用を受けて低レベル
化された電圧が前記ゲートへ印加される。
に形成され、回路構成に供されない出力用トラン
ジスタのベースが入力パツドとゲートとの配線に
接続され、その出力用トランジスタのコレクタは
所定の電源に接続されるから、前記入力パツドに
サージ等の異常電圧が入力されても、前記出力用
トランジスタにおいて緩和作用を受けて低レベル
化された電圧が前記ゲートへ印加される。
従つて、マスタースライス方式で微細化して形
成されるゲートを前記異常電圧から保護すること
ができる。
成されるゲートを前記異常電圧から保護すること
ができる。
第１図は本発明の一実施例を示す。１は半導体
チツプで、その周囲に入出力パツド２が配設され
ている。これら入出力パツドの内側に出力用トラ
ンジスタ３が予め設けられる。一般にマスタース
ライス方式での回路構成では、その自由度を高め
るため、マスターパターンでのトランジスタ３の
数は入出力パツド（ピン）数以上とされる。これ
ら出力用トランジスタが配設されている内側に、
所要数のゲート乃至セル４が形成されている。
チツプで、その周囲に入出力パツド２が配設され
ている。これら入出力パツドの内側に出力用トラ
ンジスタ３が予め設けられる。一般にマスタース
ライス方式での回路構成では、その自由度を高め
るため、マスターパターンでのトランジスタ３の
数は入出力パツド（ピン）数以上とされる。これ
ら出力用トランジスタが配設されている内側に、
所要数のゲート乃至セル４が形成されている。
そして、これらゲートの出力回路と出力パツ
ド、例えば５との間に出力用トランジスタ６が接
続される。
ド、例えば５との間に出力用トランジスタ６が接
続される。
このようにして接続された出力用トランジスタ
の外、回路構成に供されなかつた出力用トランジ
スタのうちの、入力パツド近傍にある、余分とな
つた出力用トランジスタ３が入力パツド６とゲー
ト４との間の配線７にダイオード接続されて接続
される。このダイオード接続のトランジスタ３の
配線７への接続端とは反対側の端子８は、ゲート
４が例えば負の駆動電圧で動作される形式のもの
であるとした場合、予め決められた基準電圧例え
ば大地電位へ接続される。
の外、回路構成に供されなかつた出力用トランジ
スタのうちの、入力パツド近傍にある、余分とな
つた出力用トランジスタ３が入力パツド６とゲー
ト４との間の配線７にダイオード接続されて接続
される。このダイオード接続のトランジスタ３の
配線７への接続端とは反対側の端子８は、ゲート
４が例えば負の駆動電圧で動作される形式のもの
であるとした場合、予め決められた基準電圧例え
ば大地電位へ接続される。
このようなダイオード接続の出力用トランジス
タの、入力パツドとゲートとの間の配線への接続
は必要とする入力パツド毎に施される。
タの、入力パツドとゲートとの間の配線への接続
は必要とする入力パツド毎に施される。
このような回路構成にすると、入力パツドから
サージ等の異常電圧が入つても、ダイオード接続
のトランジスタ３の容量成分が上記異常電圧に作
用してこれを入力ゲートに緩和して給与せしめる
から、微細化して静電破壊耐圧の低下している入
力ゲート４に静電破壊を生ぜしめるのを防止する
ことが出来る。この異常電圧の緩和作用は、ベー
スと広い面積で接合を形成しているコレクタに電
流が流れて生ぜしめられるので、比較的に高い異
常電圧に対しても有効となる。このような静電破
壊耐圧性の強化は上述の如きダイオード接続のト
ランジスタの数を増すことによつて達成される。
このようなトランジスタは入力パツト近くにある
のでその接続が容易である。
サージ等の異常電圧が入つても、ダイオード接続
のトランジスタ３の容量成分が上記異常電圧に作
用してこれを入力ゲートに緩和して給与せしめる
から、微細化して静電破壊耐圧の低下している入
力ゲート４に静電破壊を生ぜしめるのを防止する
ことが出来る。この異常電圧の緩和作用は、ベー
スと広い面積で接合を形成しているコレクタに電
流が流れて生ぜしめられるので、比較的に高い異
常電圧に対しても有効となる。このような静電破
壊耐圧性の強化は上述の如きダイオード接続のト
ランジスタの数を増すことによつて達成される。
このようなトランジスタは入力パツト近くにある
のでその接続が容易である。
このような静電破壊耐圧性の強化は予めチツプ
上に形成されている出力用トランジスタを用いて
達成されるから、チツプ上の素子の使用率を高め
ることになるし、集積回路の微細化を推進させ得
ることにもなる。
上に形成されている出力用トランジスタを用いて
達成されるから、チツプ上の素子の使用率を高め
ることになるし、集積回路の微細化を推進させ得
ることにもなる。
以上の説明から明らかなように本発明によれ
ば、マスタースライス方式で半導体装置の半導体
基板に予め形成されている出力用トランジスタを
静電破壊防止用ダイオードとして用いているので
素子使用率が向上し、そのダイオードによる静電
破壊耐圧性の強化により、集積回路の微細化を更
に推進させ得ることになる。そして、このような
利点は前記ダイオードの増加の許される限度にお
いて、容易に増強することが可能である。また、
前述の効果は前述ダイオード接続の容易性が得ら
れる中で獲得される等の優れた効果を享受出来
る。
ば、マスタースライス方式で半導体装置の半導体
基板に予め形成されている出力用トランジスタを
静電破壊防止用ダイオードとして用いているので
素子使用率が向上し、そのダイオードによる静電
破壊耐圧性の強化により、集積回路の微細化を更
に推進させ得ることになる。そして、このような
利点は前記ダイオードの増加の許される限度にお
いて、容易に増強することが可能である。また、
前述の効果は前述ダイオード接続の容易性が得ら
れる中で獲得される等の優れた効果を享受出来
る。
第１図は本発明の一実施例を示す図である。
第１図において、１は半導体チツプ、２は入出
力パツド、３は出力用トランジスタ、４はゲー
ト、６は入出力パツドのうちの入力パツド、７は
配線である。
力パツド、３は出力用トランジスタ、４はゲー
ト、６は入出力パツドのうちの入力パツド、７は
配線である。
Claims (1)
- １ 半導体チツプ周囲に入出力パツドを有し、そ
の内側に複数のゲートを設けて成るマスタースラ
イス方式の半導体装置において、上記入出力パツ
ドの数以上の出力用トランジスタを上記入出力パ
ツドとゲートとの間に設け、上記入出力パツドの
うちの入力パツドとゲートとを接続する配線に、
上記出力用トランジスタの内の使用に供されない
トランジスタのベースを接続し、コレクタを所定
の電源に接続して、該使用に供されない上記出力
用トランジスタを静電破壊防止用ダイオードとし
て接続したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56211212A JPS58115844A (ja) | 1981-12-28 | 1981-12-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56211212A JPS58115844A (ja) | 1981-12-28 | 1981-12-28 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58115844A JPS58115844A (ja) | 1983-07-09 |
| JPH0243343B2 true JPH0243343B2 (ja) | 1990-09-28 |
Family
ID=16602167
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56211212A Granted JPS58115844A (ja) | 1981-12-28 | 1981-12-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58115844A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59208771A (ja) * | 1983-05-13 | 1984-11-27 | Hitachi Ltd | 半導体集積回路装置 |
| JPS6068721A (ja) * | 1983-09-22 | 1985-04-19 | Fujitsu Ltd | Ｅｃｌ回路 |
| JPS6146046A (ja) * | 1984-08-10 | 1986-03-06 | Hitachi Ltd | 半導体集積回路装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57181152A (en) * | 1981-04-30 | 1982-11-08 | Toshiba Corp | Semiconductor integrated circuit device |
-
1981
- 1981-12-28 JP JP56211212A patent/JPS58115844A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58115844A (ja) | 1983-07-09 |
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