JPH011326A - 論理積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ この発明は、論理積回路装置に関するものである。

Ｅ従来の技術］ ＭＯＳＦＥＴを用いた従来の２人力ＡＮＤゲート回路は
、第３図に示すように、２人力ＮＡＮＤゲート１１とイ
ンバータ回路１２とを組合わせることにより構成されて
いる。

第４図は、ＣＭＯＳＦＥＴを用いた２人力ＡＮＤゲート
回路の回路構成を示す図である。

図におりて、２人力ＮＡＮＤゲート１１は、２つのＰチ
ャネルＭＯＳトランジスタｐＨ，Ｐ１２と２つのＮチャ
ネルＭＯＳトランジスタＮ１１゜Ｎ１２とから構成され
ている。トランジスタＰ１１およびＮｉｌのゲート端子
は第１の入力端子ａに共通接続されており、この第１の
入力端子ａに第１の入力信号Ａが与えられる。トランジ
スタＰ１１およびＰＩ３の一方導通端子は電源ＶＤＤに
共通接続され、他方導通端子は接続点Ｃにおいてトラン
ジスタＮｉｌの一方導通端子に接続されている。この接
続点Ｃから出力信号Ｃが導出される。

トランジスタＮｉｌの他方導通端子はトランジスタＮ１
２の一方導通端子に接続され、トランジスタＮ１２の他
方導通端子は接地されている。トランジスタＰ１２およ
びＮ１２のゲート端子は第２の入力端子すに共通接続さ
れており、この第２の入力端子すに第２の入力信号Ｂが
与えられる。

インバータ回路１２は、ＰチャネルＭＯＳトランジスタ
Ｐ１３とＮチャネルＭＯＳトランジスタＮ１３とから構
成されている。トランジスタＰ１３およびＮ１３のゲー
ト端子は前記２人力ＮＡＮＤゲート１１の接続点Ｃに共
通接続されている。

トランジスタＰ１３の一方導通端子は電源■。。

に接続され、トランジスタＰ１３°の他方導通端子はト
ランジスタＮ１３の一方導通端子に接続されかつ出力端
子ｙに接続されている。トランジスタＮ１３の他方導通
端子は接地されている。入力信号ＡおよびＢに基づく出
力信号Ｙが出力端子ｙから導出される。

この２人力ＡＮＤゲート回路は、入力信号ＡおよびＢが
共にＬｏｗレベル（以下、「Ｌ」レベルという）のとき
またはどちらか一方がｒＬＪレベルのときに、トランジ
スタｐＨおよびＰＩ３の両方または一方がオンし、トラ
ンジスタＮｉｌおよびＮ１２の両方または一方がオフす
るので、出力信号ＣはＨ１ｇｈレベル（以下、「Ｈ」レ
ベルという）どなる。これにより、トランジスタＰ１３
がオフし、トランジスタＮ１３がオンするので、出力信
号ＹはｒＬＪレベルとなる。

また、入力信号ＡおよびＢが共にｒＨＪレベルのときに
は、トランジスタｐＨおよびＰＩ３は共にオフし、トラ
ンジスタＮｌｉおよびＮ１２はＪＦ：にオンするので、
出力信号ＣはｒＬＪレベルとなる。これにより、トラン
ジスタＰ１３がオンし、トランジスタＮ１３がオフする
ので、出力信号Ｙは「Ｈ」レベルとなる。

以上のことを真理値表に表わすと、下の表のようになる
。

表 ［発明が解決しようとする問題点］ 上記の従来の２人力ＡＮＤゲート回路は、トランジスタ
数が最低でも６個必要であり、また、信号がＮＡＮＤゲ
ート１個とインバータ回路１個とを通過しなければなら
ないため、動作速度もＮＡＮＤゲート回路に比べ必然的
に遅くなるという間ｍ点がある。

この発明は、上記の２つの問題点に着目してなされたも
ので、素子数が低減されかつ動作速度が高められた論理
積回路装置を提供することを目的とする。

［問題点を解決するための手段］ この発明に係る論理積回路装置は、第１の入力信号が与
えられる第１の入力端子と、第２の入力信号が与えられ
る第２の入力端子と、出力端子と、第１の制御素子と、
第２の制御素子とを備えたものである。

前記第１の制御素子は、第２の入力端子に接続される一
方導通端子と、出力端子に接続される他方導通端子と、
第１の入力信号に結合される制御端子とを備え、第１の
入力信号が高論理レベルの場合には一方導通端子と他方
導通端子との間が導通状態となり、第１の入力信号が低
論理レベルの場合には一方導通端子と他方導通端子との
間が非導通状態となるものである。

また、前記第２の制御素子は、第１の制御素子の他方導
通端子に接続される一方導通端子と、低論理レベルの電
位が与えられる他方導通端子と、第１の入力信号に結合
される制御端子とを備え、第１の入力信号が高論理レベ
ルの場合には一方導道端子と他方導通端子との間が非導
通状態となり、第１の入力信号が低論理レベルの場合に
は一方導通端子と他方導通端子との間が導通状態となる
ものである。

［作用］ この発明に係る論理積回路装置においては、第１の入力
端子に与えられる第１の入力信号が高論理レベルのとき
には、第１の制御素子が導通状態となり、第２の入力端
子に与えられる第２の入力信号が第１の制御素子を通っ
て出力端子から出力される。このとき、第２の制御素子
は非導通状態となっている。

逆に、第１の入力端子に与えられる第１の入力信号が低
論理レベルのときには、第１の制御素子が非導通状態と
なり、第２の制御素子が導通状態となる。これによって
、第２の入力端子に与えられる第２の入力信号は出力端
子に伝達されず、第２の制御素子の他方導通端子に与え
られている低論理レベルの電位が第２の制御素子を通っ
て出力端子から出力される。

この論理積回路装置を構成するために必要な素子の数は
従来の論理積回路装置よりも低減され、入力信号が通過
する素子の数も少なくなるので、動作速度が高速化され
る。

［実施例］ 以下、この発明の実施例を図面を用いて説明する。

第１図はこの発明による論理積回路装置の一実施例を示
す回路図である。

この論理積回路装置は、ＣＭＯ８よりなるインバータ回
路１およびスイッチ回路２から構成されている。

インバータ回路１はＰチャネルＭＯＳトランジスタＰ１
とＮチャネルＭＯＳトランジスタＮ１とからなり、これ
らのトランジスタＰ１およびＮ１のゲート端子は第１の
入力端子ａに接続されている。この第１の入力端子ａに
第１の入力信号Ａが・与えられる。また、トランジスタ
Ｐ１の一方導通端子は電源ＶＣＣに接続され、このトラ
ンジスタＰ１の他方導通端子はトランジスタＮ１の一方
導通端子に接続され、このトランジスタＮ１の他方導通
端子は接地されている。トランジスタＰ１の他方導通端
子とトランジスタＮ１の一方導通端子との接続点Ｃから
出力信号Ｃが導出される。

スイッチ回路２は、ＰチャネルＭＯＳトランジスタＰ２
とＮチャネルＭＯＳ）ランジスタＮ３とからなるトラン
スファゲート３およびＮチャネルＭＯＳ）ランジスタＮ
２からなるプルダウントランジスタ４から構成されてい
る。トランジスタＰ２およびＮ２のゲート端子は互いに
接続されており、この接続点に前記インバータ回路１か
らの出力信号Ｃが与えられる。また、トランジスタＰ２
およびＮ３の一方導通端子は第２の入力端子すに共通接
続されており、この第２の入力端子すに第２の入力信号
Ｂが与えられる。トランジスタＮ３のゲート端子は第１
の入力端子ａに接続されている。さらに、これらのトラ
ンジスタＰ２およびＮ３の他方導通端子はトランジスタ
Ｎ２の一方導通端子に接続されかつ出力端子ｙに接続さ
れている。

トランジスタＮ２の他方導通端子は接地されている。第
１および第２の入力信号ＡおよびＢに基づく出力信号Ｙ
が出力端子ｙから導出される。

次に、この実施例の論理積回路装置の動作を説明する。

第１の入力信号ＡがｒＬＪレベルのときには、インバー
タ回路１のトランジスタＰ１がオンし、トランジスタＮ
１がオフするので、出力信号ＣはｒＨＪ　レベルとなる
。これにより、次段のスイッチ回路２においては、出力
信号Ｃで制御されるトランジスタＰ２および第１の入力
信号Ａで制御されるトランジスタＮ３が共にオフし、プ
ルダウントランジスタ４がオンするので、第２の入力信
号Ｂに関係なく、出力信号ＹはｒＬＪレベルとなる。

次に、第１の入力信号ＡがｒＨＪレベルのときには、ト
ランジスタＰ１がオフし、トランジスタＮ１がオンする
ので、出力信号Ｃは「Ｌ」レベルとなる。これにより、
次段のスイッチ回路２においては、トランジスタＰ２お
よびトランジスタＮ３が共にオンしてトランスファゲー
ト３がオンし、またプルダウントランジスタ４がオフす
る。この結果、出力端子ｙからは第２の入力信号Ｂがそ
のまま出力信号Ｙとして導出されることになる。

したがって、この回路装置の動作を論理式で表わすと、
Ｙ−Ａ−Ｂとなり２人力ＡＮＤゲート回路として機能す
る。

この実施例の論理積回路装置は、５つのトランジスタに
より構成され、従来の論理積回路装置よりも素子数が１
つ低減される。また、入力信号ＡおよびＢが通過する素
子の数も減少しているので、動作速度が高速化される。

第２図はこの発明による論理積回路装置の他の実施例を
示す回路図である。

この論理積回路装置は、ＮＭＯ３によりインバータ回路
１およびスイッチ回路２を構成したものである。

インバータ回路１は、デイプリージョン型のＮチャネル
ＭＯＳトランジスタＮ４およびエンハンスメント型のＮ
チャネルＭＯＳ）ランジスタＮ５から構成されている。

トランジスタＮ４の一方導通端子は電源ＶＣＣに接続さ
れ、他方導通端子はゲート端子に接続されかつトランジ
スタＮ５の一方導通端子に接続されている。トランジス
Ｎ５の他方導通端子は接地され、ゲート端子は第１の入
力端子ａに接続されている。この第１の入力端子ａに第
１の入力信号Ａが与えられる。トランジスタＮ４の他方
導通端子とトランジスタＮ５の一方導通端子との接続点
Ｃから出力信号Ｃが導出される。

スイッチ回路２は、１つのＮチャネルＭＯＳトランジス
タＮ６からなるトランスファゲート３およびＮチャネル
ＭＯＳトランジスタＮ７からなるプルダウントランジス
タ４から構成されている。

トランジスタＮ６のゲート端子は第１の入力端子ａに接
続され、一方導通端子は第２の入力端子すに接続されて
いる。この第２の入力端子すに第２の入力信号Ｂが与え
られる。トランジスタＮ６の他方導通端子はトランジス
タＮ７の一方導通端子に接続されかつ出力端子ｙに接続
されている。トランジスタＮ７の、ゲート端子にはイン
バータ回路１からの出力信号Ｃが与えられる。トランジ
スタＮ７の他方導通端子は接地されている。入力信号Ａ
およびＢに塙づく出力信号Ｙか出力端子ｙから・４出さ
れる。

この実施例においては、第１の入力信号Ａが「Ｌ」レベ
ルのときには、インバータ回路１からの出力信号Ｃはｒ
ＨＪレベルとなる。これにより、トランジスタＮ６がオ
フし、トランジスタＮ７がオンするので、第２の入力信
号Ｂに関係なく、出力信号ＹはｒＬＪレベルとなる。

第１の入力信号ＡがｒＨＪレベルのときには、インバー
タ回路１からの出力信号ＣはｒＬＪレベルとなる。これ
により、トランジスタＮ６がオンし、トランジスタＮ７
がオフするので、出力端子ｙからは第２の入力信号Ｂが
そのまま出力信号Ｙとして導出されることになる。

したがって、この回路は、２人力ＡＮＤゲート回路とし
て機能する。

この実施例の論理積回路装置は、４つのトランジスタに
より（１４成され、ＮＭＯ３により構成された従来の１
１−埋積回路装置４よりも素子数が１つ低減される。ま
た、入力信号ＡおよびＢが通過する素子の数も減少して
いるので、動作速度が高速化される。

したがって、上記いずれの実施例による論理積回路装置
も、特にフルカスタム方式の超ＬＳＩ設計に対して有効
となる。

［発明の効果］ 以上のようにこの発明によれば、従来の論理積回路装置
に比べて、使用素子数が低減されるとともに回路動作の
高速化が図られる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す回路図、第２図はこ
の発明の他の実施例を示す回路図、第３図は従来の論理
積回路装置の構成を示す論理図、第４図は従来の論理積
回路装置を示す回路図である。 図において、１はインバータ回路、２はスイッチ回路、
３はトランスファゲート、４はプルダウントランジスタ
、ＰＩ、Ｐ２はＰチャネルＭＯＳトランジスタ、Ｎ１〜
Ｎ７はＮチャネルＭＯＳトランジスタを示す。

Claims (1)

1. 【特許請求の範囲】 第１の入力信号が与えられる第１の入力端子、第２の入
   力信号が与えられる第２の入力端子、出力端子、 前記第２の入力端子に接続される一方導通端子と、前記
   出力端子に接続される他方導通端子と、前記第１の入力
   信号に結合される制御端子とを備え、前記第１の入力信
   号が高論理レベルの場合には前記一方導通端子と前記他
   方導通端子との間が導通状態となり、前記第１の入力信
   号が低論理レベルの場合には前記一方導通端子と前記他
   方導通端子との間が非導通状態となる第１の制御素子、
   および 前記第１の制御素子の他方導通端子に接続される一方導
   通端子と、低論理レベルの電位が与えられる他方導通端
   子と、前記第１の入力信号に結合される制御端子とを備
   え、前記第１の入力信号が高論理レベルの場合には前記
   一方導通端子と前記他方導通端子との間が非導通状態と
   なり、前記第１の入力信号が低論理レベルの場合には前
   記一方導通端子と前記他方導通端子との間が導通状態と
   なる第２の制御素子を備えた論理積回路装置。