JPH01133300A - 自己訂正機能付半導体記憶装置及びマイクロコンピュータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、電気的再；！２込み可能なプログラマブルＪ
）°用１し専用メモリ（以下、ＥＥＩ）ＲＯＭという）
等の不揮発性半ジ９木記憶装置において、メモリセルの
劣１ヒによるビットＭ（りを自己訂正できる自己訂正機
能付半尋木記・１．０装置、及びそれを有するマイクロ
コンピュータに関するものである。

（従来の技術） ＵＣ来、このような分野の技術としては、■Ｅ１経エレ
クトロニクス（１９８３−９−２６＞日経マグロウヒル
礼「歩留まり向」−のためＥＣＣ回路を内蔵した高速１
Ｍピッ１〜・マスクＲＯ！ＶｊｌＰ。

１９５−２１０、■［１経エレクトロニクス（１９８０
−６−２３＞日経マグロウヒル社「バイト単位で電気的
消去可能な１．６　ｋビット＋？、ＥＰＲＯＭＪＰ、１
．９Ｆ３　２０７、及び特公昭６２−３２８２３号公報
に記載されるものがあった。以下、その稈１成を図を用
いて説明する。

第２図は前記文献■に記載された従来の自己訂正機能付
半導体記憶装置において、ビット誤りを記憶装置内で自
動的に訂正する自己訂正機能の訂正原理図である。

この訂正原理図は４ビツトのデータの場合を例示してお
り、４つのデータビットＤＯ〜Ｄ３からなるデータ格納
用のメモリセル１と、３つのパリティビットＰＯ〜Ｐ２
からなるパリティセルデータ格納用のパリティセル２と
を有し、その各データビットＤＯ〜Ｄ３にはそれぞれピ
ッド線３が接続されると共に、その各パリティビットＰ
Ｏ〜Ｐ２にはそれぞれパリティビット線４が接続されて
いる。なお、メモリセル１が２１１個の場合は、（Ｎ＋
１＞個のパリティセル２が設けられる。ビット線３及び
パリティビット線４には、１ビツトの誤りを検出するパ
リティ検出回路５とその出力側に誤り場所指摘回路６と
が接続され、さらにその誤り場所指摘回路６の出力側と
ビット線３とに１ビツトの誤り訂正回路７が接続されて
いる。ここで、１ビツトのパリティ検出回路５は３つの
排他的論理和ゲー１〜（以下、ＦＯＲという）５−１〜
５−３で、πＣ（り場所指摘回路６は４つの論理積ゲー
ｌへ（以下、ＡＮＤという）６−１〜６−４で、１ビツ
トの誤り訂正回路７は４つのＦＯＲ７−１〜７−４でそ
れぞれｔ１１４成されている。

次に、動作を説明する。

ピッ１−線３と垂直方向（−船釣にはワード線方向）で
偶数パリティが成立するように、パリティセルデータを
各パリティセル２に記憶させる。例えば、パリティピッ
Ｉ−Ｐ　ＯはデータビットＤＯ。

Ｄ２．１）３との偶数パリティが成立しており、同様に
パリティピッｌへＰＬはデータビットＤＯ１Ｄｉ、Ｄ３
との偶数パリティ、パリティピッＩ・Ｐ２はデータビッ
ト］）Ｏ，ＤＩ、Ｄ２との偶数パリティがそれぞれ成立
するようになっ°Ｃいる。１ビツトのパリティ検出回路
５における各ＥＯＲ５−１・〜５−３は、偶数パリティ
が成立していると出力論理が“０′°になっており、偶
数パリティが成立していない場合、出力論■」（が７１
１．　＋：になる。

例えば、ＦＯＲ５−２はデータピッ１−Ｄｏ、ＤＩ。

Ｄ３を入力信号としており、ＤＯ＝Ｏ，Ｄ１＝Ｏ。

Ｄ２＝１．Ｄ３＝Ｏ，Ｐ１＝Ｏのデータとなっていたと
すると、そのＥＯＲ５−２の出力は“０′。

である。今、データビットＤ１に誤りがあり、“°０″
であるべきデータが“１゛°になっているとすると、Ｅ
ＯＲ５−２の出力は“１′′になる。同様に、ＥＯＲ５
−３の出力も“１′°になるので、ＡＮＤ６−２の出力
が“１′°になる。この結果、データビットＤ１に接続
されているＥＯＲ７−２の出力が“０゛′に訂正され、
正しい出力を得ることができる。

このような第２図の回路では、データビットＤＯ〜Ｄ３
の誤りをその誤りが１ピッ１〜以内の場合は、誤りを引
き起こす原因となったメモリセルの故障モードとは完全
に独立して訂正可能であり、歩留り向−ヒのための訂正
原理として広く使用されている。

また、この種の訂正原理を利用した自己訂正機能付半導
体記憶装置をマイクロコンピュータに内蔵させる提案も
なされている。

第３図は、従来の自己訂正機能付半導体記憶装置を有す
るマイクロコンピュータの記憶装置部分の４７４成ブロ
ック図である。

マイクロコンピュータは、例えば制御及び演算機能を有
する中央処理装置（以下、ＣＰＵという）と、データ格
納用のメモリと、入出力装置とを備え、そのメモリ中に
第３図の半導体記憶装置が形成されている。

この自己訂正機能付半導体記憶装置は、図示しないＣＰ
Ｕから出力される制御信号ＥＡＣＣ。

ＷＡＣＣ，ｌｏｇ、ＷＲＯＭ、ＷＡＬ等によって読みｉ
りきが制御されるもので、Ｃ１１Ｕに接続されたデータ
バス８−１及びアドレスバス９のうち、そのデータバス
８−１にはレジスタ１０と誤り訂正符号発生及び訂正回
路１１が接続さｈている。

誤り訂１［符号発生及び訂正回路１１には、データピッ
ｉ・用バス８−２　ａ及びパリティビット川バス８２１
）を・介してデータ入出力ラッチ回路１２が接続さｈ、
さらにそのデータ入出力ラッチ回路１２にはデータビッ
ト及びパリティビット用のデータバス２８−３を介して
入出力制御回路１３が接続されている。入出力制御回路
１３には、センスアンプ１４、ローデコーダ１５、コラ
ムデコーダ１６及びマルチプレクサ１７を介してメモリ
セルアレイ１８が接続され、さらにそのローデコーダ１
５及びコラムデコーダ１６がアドレスラッチ回路１９を
介してアドレスバス９に接続されている。

ここで、メモリセルアレイ１８は、２Ｎ個のデータ格納
用のメモリセル、及び（Ｎ＋１＞個のパリティセルデー
タ格納用のパリティセルより構成されている。レジスタ
１０はデータを一時記憶するためのもので、制御信号Ｅ
ＡＣＣにより記憶データをデータバス８−１に出力し、
制御信号ＷＡＣＣによりデータバス８−１上のデータを
記憶する機能を有している。誤り訂正符号発生及び訂正
回路１１は、第２図のパリティ検出回路５、誤り場所指
摘回路６、及び誤り訂正回路７とほぼ同様の機能を有す
る回路が（Ｎ、＋１＞ビット分設けられている。この誤
り訂正符号発生及び訂正回路１１については、例えば上
記文献■に記載されている。

データ入出力ラッチ回路１２は、制御信号）ＥＲＯＭに
よりメモリセルアレイ１８からの読出しデータを誤り訂
正符号発生及び訂正回路１１へ出力し、制御信号ＷＴ’
（ＯＭにより回路１１がらの書込みデータをラッチする
機能を有している。入出力制御回路１３は、ＣＩ）　ｔ
Ｊからの制御信号により、メモリセルアレイ１８に対す
るデータの書込み動作、またはそのメモリセルアレイ１
８からのデータの読出し動作を制御する回路である。セ
ンスアン′ブ１１１はメモリセル７ルイ しデータの検知、増幅を行う回路、１コーデコーダ１５
はフ′ドレ・スバス９」二のアドレスを解Ｊ売してメモ
リセルアレイ１８の行方向を選択する回路、コラムデコ
ーダ１６はアドレスバス９上のアドレスをＦ＋’ｉＥ売
してマルチプレクサ アレイ］８の列方向を選択させる回路である。また、ア
ドレスラッチ回路１９は、制御信号ＷＡＬによりアドレ
スバス９上のアドレスをラッチずる回路である。

次に、第３図の書込み動作及び読出し動作を説明する。

レジスタ１０に格納されたデータをメモリセルアレイ１
８に書込む場合、制御信号ＥＡＣＣをアクティブにして
レジスタ１０内のデータをデータバス８−１に載せる。

誤り訂正符号発生及び訂正回路１１は、データバス８−
１上のデータを入力してパリティビットを発生する。デ
ータバス８−１上のデータビットと、誤り訂正符号発生
及び訂正回路１１からのパリティビットとは、制御信号
ＷＲＯＭにより、バス８−２ａ、８−２ｂを通してデー
タ入出力ラッチ回路１２にラッチされる。

アドレスバス９上のアドレスは、制御信号ＷＡＬにより
アドレスラッチ回路１９にラッチされ、ローデコーダ１
５により解読されてメモリセルアレイ１８の行方向が選
択されると共に、コラムデコーダ１６により解読されマ
ルチプレクサ１７によってメモリセルアレイ１８の列方
向が選択される。

データ入出力ラッチ回路１２にラッチされたデータビッ
ト及びパリティビットは、データバス８−３及び入出力
制御回路１３を通して、選択されたメモリセル及びパリ
ティセルに書込まれる。

メモールヒルアレイ１８に記憶〇されているデータをレ
ジスタ］０に読出ず場合、アドレスバス９上のアドレス
を制御信号ＷＡＬでアドレスラッチ回路１つにラッチさ
せ、ローデコーダ１５、コラムデコーダ１６及びマルチ
プレクサ１７によってメモリセル及びパリティセルをｊ
π択する。Ｊ２Ｈ択されたメモリセル及びパリティセル
のデータは、センスアンプ１４で検知、増幅した後、入
出力制御回路１３及びデータバス８−３を通してデータ
入出力ラッチ回路１２に送り、制御信号ＥＲＯＭにより
誤り打止符号発生及び訂正回路１１へ転送する。

誤り訂正符号発生及び訂正回路１１は、読出されたデー
タビ・Ｉト及びパリティビットからＬ’ｓり訂ｆ１：。

を行い、訂正したデータをデータバス８−１に栽ぜる。

そして制御信号ＷＡＣＣにより、データバス８−Ｌｌ−
の読出しデータをレジスタ１０に記・１意さぜれば、読
出し動作が終了する。

（発明が解決しようとする課題） しかしながら、上記構成の装置では、次のような課題が
あった。

第２図の自己訂正機能付半導体記憶装置では、メモリセ
ル１に加えて複数のパリティセル２を必要とするため、
自己訂正機能を有しない記憶装置に比べて大幅にチップ
面績が増大する。例えば、−船釣に広く使用されている
８ビツトのデータ構成の記憶装置に、第２図のような自
己訂正回路を付加した場合、パリティセルとして４ビツ
トを必要とし、総ビット数は自己訂正回路を付加しない
場合に比べて１．５倍必要となる。つまり、メモリセル
配列部分のレイアウト面積は１．５倍必要となり、その
上訂正のための回路の面積が必要であり、それによって
チップ面積が増大し、それを解決することが困難であっ
た。さらに、チップ面積が増大すると、ウニへ当りの製
造個数が減少してコスト高になる上に、歩留りの低下を
もたらし、自己訂正機能による歩留り向上の効果を相殺
してしまう。特に第２図の回路では、前記文献■に記載
されているように、メモリの欠陥密度が低くなると、−
１〜ツブ″面積増大の欠点の方が支配的になり、自己１
；］正機能の（＝ｆ加による歩留りの向上分を打消して
しまう。

また、第３図の自己訂正機能付半導体記憶装置では、前
記と同様に、複数のパリティセルを必要とするため、マ
イク１ココンピユータにおけるチップ面積が増大すると
共にコスト高になり、さらに３シ（り訂正符号発生及び
訂正回路１１の４１′４成が複雑になり、それらを解決
することが困難であった。

本発明は１１１ｆ記従来技術が持っていた課題として、
チップ面積の増大によるコス］−・高と歩留りの低下の
点、さらに誤り訂正符号発生及び訂正回路の構成が１昂
Ｔｉになる点について力ｊ′決した自己訂正機能付半導
体記憶装置及びそれを有するマイク１ココピユータを提
１」いｒるらのである。

（課題を解決するたｙ）の手段） 第１の発明は前記間居点を解決するために、自己訂正１
？（部付のＥＥｒ’ＲＯＭ等の不揮発性半導水泥＋つ装
置において、ゲート電１位を有しデータを記憶する複数
の不揮発性のメモリセルと、ゲート電極を有し前記メモ
リセルで発生するビット誤りを検出するためのデータを
記憶する少なくとも一つのパリティセルと、前記複数の
メモリセル及びパリティセルを同時に選択するためのワ
ード線と、前記メモリセルに対するデータの授受を行う
ビット線と、前記パリティセルに対するデータの授受を
行うパリティビット線と、前記ワード線、ピッＩ・線及
びパリティビット線を介して前記任意のメモリセル及び
パリティセルを選択する選択手段と、前記ｊπ択手段で
選択されたメモリセル及びパリティセルのゲート電極に
少なくとも二つのレベルの第１と第２のセンス電圧を印
加してそれらのメモリセル及びパリティセルの記憶デー
タを読出し第１と第２の読出しデータを出力するデータ
読出し手段と、前記第１の読出しデータのパリティ検査
を行い前記選択したメモリセルのビット誤りの有無を検
出するパリティ検査手段と、前記第１と第２の読出しデ
ータの照合を行いそれらの一致、不一致状態を検出する
照合手段と、前記照合手段の照合結果と前記第１および
第２の読出しデータのうちの少なくとも一方とを入力し
て前記第１および第２の読出しデータを訂正する訂正手
段とを備えている。さらに、前記データ読出し手段は、
前記第１のセンス電圧を印加して前記第１の読出しデー
タを出力した後、前記パリティ検出手段によってビット
誤りが検出されたことを条件として前記第２のセンス電
圧を印加して前記第２の読出しデータを出力する機能を
有している。

第２の発明の自己訂正機能付生存水泥・臆装置では、第
１の発明中のデータ読出し手段、及び訂正手段を次のよ
うに変えている。すなわち、データ読出し手段は、第１
の発明中の選択手段で選択されたメモリセル及びパリテ
ィセルのグー１〜電極に、少なくとら二つのレベルの第
１と第２のセンス電圧を順Ｊｉ−だでて印加してそれら
のメモリセル及びパリティセルの記憶データを読出し、
第１と第２のツ１１出しデータを出力するｊＭＪ戊にな
っている。さらに訂正手段は、第１の発明中の照合手段
の出力、パリティ検査手段の出力、及び第１．第２の読
出しデータの全部または一部を入力して第１および第２
の読出しデータを訂正する構成になっている。

また、第３の発明の自己訂正機能付半導体記憶装置を有
するマイクロコンピュータでは、不揮発性のメモリセル
及び少なくとも一つのパリティセルを有するメモリセル
アレイと、前記任意のメモリセル及びパリティセルを選
択する選択手段と、前記選択手段で選択されたメモリセ
ル及びパリティセルに異なるレベルの第１と第２のセン
ス電圧を印加してそれらのメモリセル及びパリティセル
の記憶データを読出すデータ読出し手段と、前記第１の
センス電圧の印加により読出される前記メモリセルの記
憶データに基づき、パリティビットを発生ずるパリティ
発生手段と、前記第１のセンス電圧の印加により読出さ
れる前記パリティセルの記憶データと前記パリティ発生
手段の出力との排他的論理和をとるパリティ検査用のＥ
ＯＲと、前記ＥＯＲの出力をラッチするラッチ回路と、
ＣＰＵとを備えている。ここで、ＣＰＵは、マシンサイ
クルの一つで前記パリティ発生手段及び１’ｉ　０　ｆ
（を用いた読出しのパリティ検査を行い、次のマシンサ
イクルにおいて前記ラッチ回路の出力に基づき前記デー
タ読出し手段で第２のセンス電圧を印加して前記メモリ
セルの記憶データを読出ず自己訂１Ｅ機能の１・ｆ加さ
れた読出しザイクルを実行する機能を有している。

（作用） 第１の発明によれば、以上のように自己訂正機能付半立
体記憶装置を構成したので、パリティ検査手段は第１の
センス電圧によりデータ読出し手段で読出した第１の＋
！；Ｌ出しデータのパリティ検査を行い、そのパリティ
検査の結果に基づき、前記データ読出し手段が第２のセ
ンス電圧を印加して第２の読出しデータを出力する。照
合手段は第１と第２の読出しデータの照合を行い、その
照合結果等により訂正手段が誤り訂正を行う。これによ
り、誤りデータの自己訂正が可能となり、チップ面積の
減少、低コスＩ・化、及び歩留りの向上が図ノ上る。

第２の発明によれば、データ読出し手段により、少なく
とも二つの第１と第２のセンス電圧を順序だてて印加し
、少なくとも二つの第１と第２の読出しデータを出力す
る。この第１と第２の読出しデータに基づき、パリティ
検査、データの照合、及び誤り訂正が行われる。そのた
め、第１の発明とほぼ同様の作用となるばかりか、回路
構成の簡略化が図れる。

また、第３の発明によれば、ＣＰＵにより実行される読
出しザイクルに従って、データ読出し手段は第１のセン
ス電圧を印加してメモリセル及びパリティセルの記憶デ
ータを読出す。パリティ発生手段はメモリセルの記憶デ
ータからパリティビットを発生し、それをＥＯＲに与え
る。ＥＯＲはパリティ発生手段から出力されたパリティ
ビットと、パリティセルから５売出されたパリティビッ
トとの一致、不一致を検出し、パリティエラーの有無を
検出する。このＥＯＲの出力はラッチ回路にラッチされ
る。データ読出し手段はラッチ回Ｉ１８の出力に基づき
、パリティエラーが発生していなければ、第１のセンス
電圧を印加してメモリセルアレ、イの記・臆データを読
出し、パリティエラーが発生していれば、第２のセンス
電圧を印加してメモリセルアレイの記憶データを読出す
。この２回［１の５）？出しデータが自己訂正されたデ
ータとなり、第１の発明とほぼ同様の作用となる。従っ
て前記課題を解決できるのである。

（実施例） 先ず、自己訂正機能が付加される不揮発性半導体記憶）
装置の二１−＋ｉ性をＩ巳ＣＰＲＯＭを例にとり、説明
する。

Ｅ　Ｅ　Ｉ”　ｎ　ＯＩＶＩに′）いてのメモリセルと
、その書換えの原理及び特性については前記文ｊｆｌＪ
：■に記載されており、第４図（ａ）にＥ　ＥＰ　１０
Ｍメモリセルの］ビットの本１１４成を、第・１図（ｂ
）にその消去及び、！：、込みの各部の電圧状態を示す
。

第・１図（２１）において、Ｅ１シＰＲＯＭのメモリセ
ルは選択用トランジスタ２０と、例えばフローティング
ゲーｈ　２１　ａを存する２層ポリシリコンゲーＩ〜の
記憶用トランジスタ２］とを１１；ｔえている。

選択相！・ランジスタ２０は、そのドレイン電極がビッ
ト線２２に、そのゲート電極がワード線２３に、そのソ
ース電極が記憶用トランジスタ２１のドレイン電極にそ
れぞれ接続されている。記憶用トランジスタ２１はその
ゲート電極がセンス線（またはプログラム線）２４に、
そのソース電極がセル接地線２５にそれぞれ接続されて
いる。なお、ソース電極、ドレイン電極及びゲート電極
は、以下単にソース、ドレイン及びゲートという。記憶
侍用トランジスタ２１のフローティングゲート２１ａは
、そのドレイン上で局所的に薄い酸化膜（１−ンネル酸
化膜という）を半導体基板間に形成している。データの
消去及び書込みは、このＩヘンネル酸化膜を介して電子
や正孔がフローティングゲート２１ａに注入されること
により行われる。

第４図（ｂ）に示すように、例えば読出し時には、ビッ
ト線２２が２Ｖ、ワード線２３が５■、センス線２４が
２■、セル接地線２５がＯＶになっており、選択用トラ
ンジスタ２０がオン状態である。記憶用トランジスタ２
１のフローティングゲート２１ａに電子が蓄積されてい
る場合、センス線２ｔＩからみた記憶用トランジスタ２
１の閾値電圧ＶＬｃはフローティングゲート２１ａに何
の電荷も蓄積されていないときに比べて高くなる。

この記・臆用トランジスタ２１の閾値電圧Ｖｔｃがセン
ス線２１１の電圧より高い場合、そのトランジスタ２１
はオフ状態であり、閾値電圧Ｖｔｃがセンス線２４の電
圧より低い場合、トランジスタ２１がオン状！Ｂとなる
。その状態がオン状態のＪＺ択田川１ランジスタ２０を
通してビット線２２／＼出力される。

消去時には、ピッ１−線２２はＯＶ、ワード線２３及び
センス線２４は高電圧、例えば２０Ｖ、セル接地線２５
はＯＶになり、記憶用１ヘランジスタ２１のフローティ
ングゲ−１”　２１　ａとトレイン間に、１−ンネル効
果による電ｊ′−汗入をおこすのに十分な電位差が誘起
される。従って消去時には、電子がフローティングゲ−
１・２１　ａに注入されるので、閾値電圧Ｖｔｃは高く
なる。

書込み時には、ビット線２２及びワード線２３は高電位
、例えば２０Ｖ、センス線２４は０■、セル接地線２５
はフローティング（浮遊）状態となり、オン状態の選択
用トランジスタ２０を通して記憶用トランジスタ２１の
フローティングゲート２１ａとそのトレイン間に、消去
とは逆方向の電圧が誘起されるので、電子はフローティ
ングゲート２１ａから抜け、正孔がそのゲー１〜ｌｌａ
に注入されてくる。従って書込み時には、閾値電圧Ｖｔ
ｃが低くなる。

前記第４図（ａ）のメモリセルを繰返し書換えた時の特
性例を第５図に示す。

第５図は左側縦軸に閾値電圧Ｖｔｃを、横軸に書換え回
数（回）をとり、消去時及び書込み時の１！１１直電圧
Ｖｔｃの変化を書換え回数に対してプロットシたもので
ある。書換え時の高電圧ＶＰＰ及び書込み時間は一定で
ある。第５図のＬｌは、電荷（チャージ）がフローティ
ングゲート２１ａにないときの閾値電圧Ｖｔｃで、例え
ばＩＶ、Ｌ２は消去時の閾値電圧Ｖｔｃ、Ｌ３は書込み
時の閾値電圧Ｖｔｃである。

Ｅ百ＰＲＯＭのメモリセルは、書換えることにより、電
ｊ′−が通過するところのｌ〜ンネル酸化膜内に電子や
正孔の捕獲準位を発生するので、閾値電圧ＶＬｃの低下
やデータ保持時間の低減、絶縁耐圧の減少等の劣化が生
じる。第５図において、１０３回程度では閾値電圧Ｖｔ
ｃの減少はみられないが、１０４凹以−りでは閾値電圧
ＶＬｃが減少し始め、１０６回以上では消去時の閾値電
圧■しＣと書込み時の開１直電圧Ｖｔｃとに余り差がみ
られなくなっている。例えば、１０３回での消去時及び
書込み時の閾値電圧Ｖｉｅはそれぞれ７■、−４Ｖであ
るが、１０６回でのそれは４■、０．５■となっている
。

さて、第５図のＬ２．Ｌ、３のような特性をもつメモリ
セルを用いた記・臆装置の場合、例えば読出し時にセン
ス線に２■を印加し、ビット線からメモリセルを通して
流れる電流の大小をセンスアンプにより検知、増幅し、
メモリセルの電流値が大きい、つまり書込み状態の場合
、出力端子に０′。

を、電流値が小さく、つまり消去状態の場合、出力端子
に“１°°を出力するのが−ｅ的である。このような記
憶装置の場合、前記電流値の大小を区別する、いわゆる
感度電流値Ｉｓ（このときのセンス線の電圧を感度電圧
Ｖｓという）は、記憶用トランジスタのゲートに閾値電
圧ＶｔｃをＥ鋤＋比た時に流れる電流値Ｉｔより通常大
きくなっている。例えば、第５図において閾値電圧Ｖｔ
ｃがＬＬ（＝ＩＶ）の時の感度電圧Ｖｓは５Ｌ（＝３■
）となり、センス線に３Ｖの電圧が印加されると、セン
スアンプが反転するように設定されている。同様に、閾
値電圧ＶｔｃがＬ２の時の感度電圧ＶｓはＳ２　（＝９
Ｖ）であり、閾値電圧Ｖｔｃが１，３の時の感度電圧Ｖ
ｓはＳ３（＝−２Ｖ）である。読出し時のセンス線のセ
ンス電圧Ｖｒｌを２Ｖとすると、 Ｓ２＞ＳＬ＞Ｖｒｌ＞３３　　　−（１）の関係が成り
立つ。

（１〉式の関係が成立している記憶装置において、何ら
かの不良原因、例えば書換え回数の増加による酸化膜の
耐圧不良や、ピンポールによるリーク不良等が原因でメ
モリセルの閾値電圧Ｖｔｃ−が変動した場合を考える。

第（）図に前記（１）式の関係が成り立つメモリセルの
１！ｉ性を示す。符号の意味はすべて第５図と同じであ
る。

第６図において、書込まれた状態にあるメモリセルから
電荷が完全に抜けた場合（ａ）を考える。

この場合、感度電圧Ｖｓは例えばＳ３　（＝−２Ｖ）か
ら５ｌ（＝３Ｖ）へ変化し、センス電圧Ｖｔ“がＶｒｌ
　（＝２Ｖ）であるので、センスアンプを経た出力デー
タは“０パから“１°゛へ変化する。次に、消去された
状態にあるメモリセルから電荷が完全に抜けた場合（ｌ
〕）は、感度電圧Ｖｓが例えばＳ２　（＝９Ｖ）からＳ
Ｌ　（＝３Ｖ）／＼変化するが、センス電圧ＶｒがＶｒ
ｌ　（−２Ｖ）であるので、出力データは“１“°のま
まである。従って消去された状態にあるメモリセルから
電荷が部分的に抜けた場合（ｃ）も、出力データは“１
゛°のままである。

書込みの状態にあるメモリセルから電荷が部分的に抜け
た場合において、抜けた後のメモリセルの感度電圧Ｖｓ
がセンス電圧Ｖｒｌより高い時（ｄ）には出力データが
“°０゛−“１゛へ変化し、抜けた後のメモリセルの感
度電圧Ｖｓがセンス電圧Ｖｒｌより低い時（ｅ）には出
力データが“０′。

のままである。

以上の状態をまとめると、（ａ）、（ｄ）のビットは“
０°゛→゛１′°に出力が変化し、（ｂ）。

（Ｃ）のビットは゛１パ→“１″で変化せず、さらに（
ｅ）のビットは“０″→“０”で変化しない。つまり、
前記（１）式を満たすように回路及びメモリセルを設定
した記憶装置は、消去された状態にあるメモリセルから
電荷が抜けても、出力データが変わらないが、書込み状
態にあるメモリセルから電荷が抜けると、出力データが
変化する。

そこで第１．第２の発明の要旨は、期待するデータから
変化したメモリセルを検出するために、読出し時の第１
のセンス電圧Ｖｒｌとは異なる第２のセンス電圧Ｖｒ２
を印加し、第１のセンス電圧Ｖｒ１を印加した時の出力
データと第２のセンス電圧Ｖｒ２を印加した時の出力デ
ータとの違いにより、閾値電圧ＶＬｃの変化したメモリ
セルを検出し、もとの期待値を訂正することにある。

第１．第２の発明の原理を第６図及び第７図（１）、（
２＞を参照しつつ１（ｌ明する。なお、第７図（１）は
第６図の（ａ）の場合において、メモリセル配列の１単
位が１パイｉ〜（８ピツ１〜）のデータピッｌ−Ｉ）　
０〜Ｄ７と１ピツ１〜のパリティビットｌ）を有すると
きの訂正原理図、同じく第７図（２）は第６図の（１）
）の場合の訂正原理図である。

第６図において、例えばセンス電圧Ｖ　］−１＝２■及
びＶ　ｒ　２　＝　５　Ｖ″Ｃ′Ｃ′読出合、第６図の
（ａ　＞のときには、Ｖｒｌ＝２Ｖでは出力データが“
０′°→“１′°に変化するが、Ｖ　ｒ　２　＝　５　
Ｖでは出力データが“０°°→ＩＩ　ＯＩＴて゛変化し
ない。また第６図の（ｂ）のときには、Ｖｒｌ＝２Ｖで
は出力データが“°１°＋　、　ｉｔ　１　ｔ＋で変化
しないが、Ｖ　ｒ　２　＝　５　Ｖでは出力データが“
°１°°→゛０“に変化する。この現象を利用し、闇値
電圧Ｖｔｃが変化したメモリセルの検出と訂正を行う。

次に、第７図（１）、（２）においてパリティビットＰ
は偶数パリティが成立するようパリティセル情報を記憶
させる。

第６図の（ａ）に相当する第７図（１）の場合として、
データビットＤ１の記憶用メモリセルから電荷が抜けた
時、センス電圧がＶｒｌの時、データビットＤ１は０′
°→“１″に変化し、偶数パリティが不成立となる。次
にセンス電圧をＶｒ２に上昇させた場合、データビット
Ｄ１は′“０パ−ジ“０′°と変化しない。他のデータ
ピッ１−ＤＯ，Ｄ２〜Ｄ７、及びパリティビットＰも、
このセンス電圧Ｖｒ２ではデータが変化しないので、こ
の時、偶数パリティが成立する。次に、センス電圧Ｖｒ
ｌの時のデータビット値及びパリティピッＩ・値と、セ
ンス電圧Ｖｒ２の時のデータビット値及びパリティビッ
ト値とを、各データビットＤＯ〜Ｄ７及びパリティビッ
トＰ毎に排他的論理和をとる。この排他的論理和におい
て、正常なビット、つまり電荷の抜けが発生していない
メモリセルは、排他的論理和が“０′°であるが、デー
タビットＤ１においては排他的論理和が１゛°となる。

こｈにより、データピッ１−ＤＩに電荷の抜けがあった
ことを検出する。さらに、センス電圧Ｖｒｌの時のデー
タにおいて偶数パリティが不成立なので、その時のデー
タビットＤ１が“０°′→“１゛°に変化していること
が判明し、その訂正を行う。

同様に第６図の（ｂ）に相当する第７図（２）の場合を
考える。データビットＤ２の記憶用メモリセルから電荷
が抜けた時、センス電圧が■１−１の時はデータビット
Ｄ２が“１°゛→“１°°で変化しない９次にセンス電
圧がＶｒ２に変化した場合、データビットＤ２は“°１
”−“０°゛に変化し、偶数パリティが成立しなくなる
。このセンス電圧Ｖｒｌ、Ｖｒ２時のデータの排他的論
理和をとることにより、データピッ１−Ｄ２に電荷の抜
けがあったことを検出する。さらにセラスミ圧Ｖｒ１時
のデータにおいて偶数パリティが成立しているので、そ
の時のデータが正しいと判定し、訂正を行わずにそのデ
ータを出力する。

以上のような訂正原理に基づき構成された自己訂正機能
付半導体記憶装置における第１の発明の実施例を第１図
に示す。

第１図は自己訂正機能付ＥＥＰＲＯＭの回路図を示すも
のであり、メモリセルアレイ３０を有している。このメ
モリルアレイ３０は、データを記憶する複数の不揮発性
メモリセル３１、パリティデータを記憶する複数のパリ
ティセル３２、及びセンス電圧をバイト単位に印加する
ための複数の選択用トランジスタ３３を有し、そのメモ
リセル３１がワード線３４、ビット線３５及びセンス線
３７に接続され、そのパリティセル３２がワード線３４
、パリティビット線３６及びセンス線３７に接続されて
いる。ワード線３４はローデコーダ４０に接続され、さ
らにビット線３５及びパリティピッド線３６はコラムデ
コーダ４１で制御される信号選択用のマルチプレクサ４
２を介して内部の入出力線（以下、Ｉ１０線という）４
３に接続されている。ローデコーダ４０、コラムデコー
ダ１１１及びマルチプレクサ４２は、メモリセル３１及
びパリティセル３２を’ＭｊＪくする選択手段としての
機能を有し、そのうちローデコーダ４０はメモリセルア
レイ３０におけるビット線方向の複数のメモリセル３１
をローアドレスによって選択する回路である。またコラ
ムデコーダ４１は、メモリセルアレイ３０におけるワー
ド線方向の例えば８個のメモリセル３１と１個のパリテ
ィセル３２を１４’＋、位として繰返しコラムアドレス
によって選択する回路であり、その選択されたメモ１月
ヒル３］及びパリティセル３２が例えば９本のＩ１０線
４３と１木のセンス線３７に接続される。

各Ｉ１０線４３はメモリセル３１に対するデータの送受
を行う線であり、データの読出しとその増幅を行う例え
ば８個のセンスアンプ５０にそれぞれ接続され、さらに
その各センスアンプ５０の出力側が８個のデータラッチ
Ｊ２Ｃ択回路５１を介してデーター時記憶用の各８個の
第１と第２のラッチ回路５２．５３にそれぞれ接続され
ている。センスアンプ５０、データラッチ選択回路５１
、第１のラッチ回路５２、及び第２のラッチ回路５３は
、各Ｉ１０線Ａ３毎に設けられている。第１と第２のラ
ッチ回路５２．５３の出力側は、１個のＥＯＲ５４とそ
の出力側にインバータ５３がそれぞれ接続され、そのイ
ンバータ５５の出力によってデータラッチ選択回路５１
が切換え制御されると共に、センス電圧設定手段である
センス電圧切換回路５６が切換え制御される。ここで、
センスアンプ５０、データラッチ選択回路５１、第１と
第２のラッチ回路５２．５３、及びセンス電圧切換回路
５６は、データ読出し手段を構成している。

まなＥＯＲ５４は、前記データ読出し手段で読出したデ
ータのパリティ検査を行うパリティ検査手段、つまりパ
リティ検査回路としての機能を有している。

第１と第２のラッチ回路５２．５３の出力側には、それ
らのデータの一致、不一致状態の照合を行う照合手段で
ある照合回路６０が接続され、さらにその照合回路６０
の出力側に、読出しデータの訂正を行う訂正手段である
自己訂正回路７０を介して８個のデータ出力端子８０−
０〜８０−７が接続されている。照合回路６０は８個の
ＥＯＲ６０−０〜６０−７で構成されている。また自己
訂正回路７０は、各１ヱ０１１６０−０〜６０−７の出
力側に接続された８個のインバータ７１−０〜７１−７
と、名菓１のラッチ回路５２の出力側及び前記インバー
タ７０−０〜７０−７の出力側に接続された８個のＡＮ
Ｄ７２−０〜７２−７とでも１１１１戊され、そのＡＮ
Ｄ？２−０〜７２−７の出力側にデータ出力端子８０−
０〜８０−７が接続さノ′じζいる。

次に、第１図の動作を説明する。

読出しモードにおいて、メモリセル３１の状態は第４図
で記した状態になっているとする。この時のセンスｉ！
ｉ！３７のセンス電圧は第６図で述べたＶｒｌの値にな
っている。また、メモリセル３１及びパリティセル３２
のデータは、予め偶数パリティが成立するようにプログ
ラムされている。

今、ローデコーダ４０及びコラムデコーダ４１で選択さ
れた１バイト分のメモリセル３１の記憶用トランジスタ
の内の１個に欠陥が生じ、フローティングゲートに蓄積
された正の電荷が抜けた場合を考える。

この場合、１バイト分のメモリセル３１のデータは、マ
ルチプレクサ４２、及びＩ１０線４３を通してセンスア
ンプ５０により検知、増幅され、データラッチ選択回路
４１を介して第１および第２のラッチ回路５２．５３に
格納される。第１のラッチ回路５２に格納された９ビツ
トの第１の読出しデータは、ＥＯＲ５４により偶数パリ
ティが成立しているか否かの検査が行われ、偶数パリテ
ィが成立しているとそのＥＯＲ５４の出力が“ｌ　Ｑ　
Ｉ＋、成立していないとそのＥＯＲ５４の出力が“°１
パとなる。ここで、センス電圧がＶｒｌで、正の電荷が
フローティングゲートから抜けたメモリセル３１が１個
あるので、第６図及び第７図で説明したように、偶数パ
リティが不成立のためにＥＯＲ５４の出力は°１″とな
る。ＥＯＲ５４の出力が“１”となると、それがインバ
ータ５５で反転され、データラッチ選択回路５１によっ
て第２のラッチ回路５３のみが選択され、センスアンプ
５０と第１のラッチ回路５２が切り離されてそのセンス
アンプ５０が第２のラッチ回路５３とのみ電気的に接続
される。なお、ＥＯＲ５４の出力が“０パの時は、デー
タラッチ回路５１は第１および第２のラッチ回路５２．
５３を選択し、センスアンプ５０を第１および第２のラ
ッチ回路５２゜５３に接続するように働く。

Ｅ　Ｏｌ？　５４の出力が“１″となると、センス電圧
切換回路５６においてセンス電圧が切換わり、そのセン
ス電圧がＶｒｌからＶｒ２へと上昇する。

この際、メモリセルアレイ３０の状態は読出しモードの
ままで、同一のバイトが）２Ａ択され続けている。セン
ス電圧がＶｒ２になると、センスアンプ５０からは第７
図（１１，（２＞で示すようなデータが出力される。す
なわち、電荷が抜けたメモリセルは、センス電圧がＶｒ
ｌの時にはセンスアンプ゛５０により“１′°と認識さ
れて偶数パリティが不成立となったが、センス電圧がＶ
ｒ２に上昇した時には“０″と認識される。このデータ
は、第２の読出しデータとして第２のラッチ回路５３に
格納される。

第１および第２のラッチ回路５２．５３の出力は、各ビ
ット単位にＥＯＲ６０−０〜６０−７に入力され、第１
と第２のラッチ回路５２．５３の出力が一致していれば
、そのＥＯＲ６０−０〜６０−７の出力が“０゛、一致
していなければそ（７）ＥＯＲ６０−０〜６０−７（７
）出力が゛１パとなる。電荷の抜けがないデータビット
は、センス電圧をＶｒ２にした時でもデータが変化しな
いので、第１と第２のラッチ回路５２．５３の出力デー
タが一致し、電荷の抜けがあるデータビットは、第１と
第２のラッチ回路５２．５３の出力データが一致しない
。そして電荷の抜けがないデータビットのデータは、第
１のラッチ回路５２の出力データと同じデータが自己訂
正回路７０を通してデータ出力端子８０−Ｏ〜８０−７
へ出力されるが、電荷の抜けがあるデータビットのデー
タは、インバータ７１−０〜７１−７及びＡＮＤ７２−
０〜７２−７により、第１のラッチ回路５２の出力デー
タが訂正されてデータ出力端子８０−０〜８０−７に出
力される。

次に、メモリセル３１の記憶用トランジスタに蓄積さｉ
ｔた負の電荷が抜けた場合を２・える。

この場合、センス電圧Ｖｔ−１の時は負の電荷が抜けて
ら、センスアンプ５０の出力データが変・化しない。そ
のため、偶数パリティは成立したままであり、読出しデ
ータは訂ｉ［されることなく、データ出力端子８０−０
〜５Ｏ−７から出力される。

つまり、第１図の回路においては、負の電荷が抜けた場
合でも、読出し時において支障をきたさないので、自己
訂正されないようになっている。

本実施例では、次のような利点を有する。

■　従来は読出し時のデータビット長（例えば、８ピッ
１−）毎に複数のパリティピット（例えば１、−１ビッ
ト）が必要であったのに対し、本実施例では前記データ
ビット長毎に１個のパリテイセルを設けるだけで自己訂
正Ｅｆｔｔｓ’：が実現できるの゛乙従来のらのに比べ
てチップ面積を大幅に減少でき、それによってチップコ
ストの低下が可能となる。

■　本実施例の自己訂正機能を具備することにより、Ｅ
Ｆ、ＰＲＯＭの書換え可能回数を見掛け」二、増加させ
ることが可能となる。すなわち、ＥＥＰＲＯＭのメモリ
セルを書換えた場合、そのメモリセルは次第に劣化して
いき、フローティングゲートから電荷が抜けやすくなっ
たり、書込み後のメモリセルの閾値電圧が次第に高くな
ったり、あるいは消去後のメモリセルの闇値電圧が次第
に低くなったりする。ところが本実施例の自己訂正機能
を用いれば、少なくともデータ８ビツトにつき、１ビッ
ト分のメモリセルの劣化は自己訂正されるので、集積化
されたＥＥＰＲＯＭの場合、見ＩＪ１・け上の書換え可
能回数が増加する。例えば、６４　Ｋビットのメモリ客
足を考えた場合、本実施例の自己訂正機能を具（Ｉｉｆ
ｌ　していないと、６４にビット分の中の１ビットでも
書換えによるメモリセルの劣１ヒが生じると、その県債
囲路は不良となるが、本実施例の自己訂正機能を有する
場合、６４にビット分中の最大８にビットが劣化したと
しても、自己訂正１七まその集存ｉ［’Ｑ路が不良とな
らない。

■　本実施例の自己訂正機能は、書込み後のメモリセル
の劣化が読出し時のデータビット中、１ビ・・／１・の
場合だけ自己訂正ＩＡｆ！！Ｅかの１くのではなく、１
分数ピッｌ”　（１，３，５，７ビツ１−）劣化した場
合も検知、訂正が可１１段である。これに対して従来の
ものでは、読出し時のデータビット中、１ビットの劣化
のみ検知、訂正が可能で、２ビツト以」−は訂正で′き
なかった。従って本実施例の装置の方が１ｉＣ末のもの
より、特定の劣化モードに関して検知、訂正能力が大き
い。

次に、第２の発明の実施例を第１図を参照しつつπ（ａ
明する。

第２の発明の実施例では、第１図のデータラッチ選択回
路５１及びセンス電圧切換回路５６を除去すると共に、
照合回路（］０の出力と、Ｌ’、　Ｏｒ−ｉ５・１の出
力と、第１のラッチ回路５２がら出力される第１の読出
しデータと、第２のラッチ回路５′３から出力される第
２の読出しデータとの全部、あるいは−作：を自己訂正
１七＆ａ７０に入力し、その自己訂正回路７０によって
前記第１および第２の読出しデータを自己訂正する構成
にしたものである。

そして任意のアドレスの読出し時において、ローデコー
ダ４０及びコラムデコーダ４１によって３２釈されたメ
モリセル３１及びパリティセル３２のゲート電極に、セ
ンス線３７を通して少なくとも２通りの第１と第２のセ
ンス電圧Ｖｒｌ。

Ｖ　ｒ２を順序だてて印加し、センスアンプ５０により
少なくとも２通りの第１と第２の読出しデータを得て、
その第１の読出しデータを第１のラッチ回路５２へ格納
し、次いでその第２の読出しデータを第２のラッチ回路
５３へ格納すれば、第１の発明の実施例と同様に、ＥＯ
Ｒ５４によるパリティ検査、照合回路６０による照合動
牛、及び自己訂正回路７０による誤り訂正が行え、それ
によって第１の発明の実施例と同様の利点が得られるば
かりか、パリティの成立の有無により動１１ミするセン
ス電圧切換回路５６及びデータラッチ選択回路５１が不
要となって回路構成が簡略化できる。

第８図、第３の発明の実ＩＭ例を示すもので、自己訂正
１次能［・［半ｉ９体記憶装置を有するマイクロコンピ
ュータの記憶装置部分の’ｔＭ成ブ１コック図であり、
第１図中の要素とト十−または共通の要素には同一の符
号が付されている。

先り゛、第３の発明の自己訂正原理を説明する。

自己訂正の１ｊ；（理は第１の発明の原理に基づい一ζ
おり、次のようになる。

（２１）　　例えばＦ’：Ｅｌ）ＲＯＭのメモリセルに
おい−Ｃ１消去された状態（＝”］”）にあるメモリセ
ルから電７：ｊ１が抜けた場合、通常のセンス電圧Ｖｒ
ｌ（−２Ｖ）でｂ′ご出しを行うと、出力データは“°
１°°のままである。つまり、消去状態のメモリセルか
ら“”　０　”と誤って読出すことがない。

（１〕）　　書込み状態（＝“°０°°）にあるメモリ
セルから電荷が抜けた場合、通常のセンス電圧Ｖｒｌ（
−２Ｖ）で読出しを行うと、出力データが“’　０　”
−“１′°のように変１ヒすることがある。

センス電圧をＶｒ２　（＝５Ｖ）のように」二昇させて
コ、に出しを行えば、“Ｏ°゛が“１°°になったデー
夕の補正が可能である。

（ｃ）　　前記（ｂ）において、“０′°が“１パに変
化したか否かは、パリティピットと読出しデータとの偶
数パリティ（あるいは奇数パリティ）をチエツクするこ
とで検出できる。

このような訂正原理（εＬ）〜（Ｃ）に基づき、次のよ
うな訂正方法■〜■を実行ずれば、的確な自己訂正が行
える。

■　読出しは、必ず２回行う。

■　通常のセンス電圧Ｖｒｌ（＝２Ｖ）で１回目の読出
しを行ってパリティのチエツクを行う。パリティエラー
が発生した場合は、センス電圧をＶｒ２　（＝５Ｖ）の
ように」−昇させ、そうでない場合は通常のセンス電圧
Ｖｒｌで２回目の読出しを行う。

■　２回目の読出しデータが有効となる。

次に、以上のような訂正の原理及び方法に基づき構成さ
れた第８図の実施例について説明する。

マイクロコンピュータは、例えばＣＩ）Ｕ、データ格納
用のメモリ、及び入出力装置を備え、そのメモリ中に第
８図の半導体記憶装置が形成されている。

この半導ｔ４り記憶装置は、基本クロックＣＬＫに１１
−７１　ＩＩＩ比−〇図示しないＣＰＵがら出力される
制御卸信シ＞　Ｆ、　Ａ　ＣＣ、ＷＡ　ＣＣ、Ｅ　ｎＯ
Ｍ　、　　ＷＲＯＭ。

ｔＶＡＬ、Ｗ１３ＩＦ、ｒ”、５ＹＮＣ等によって読み
書きが制御さｈるもので、ＣＰＵに接続されたデータバ
ス９０−１及びアドレスバス９］のうち、そのデータバ
ス９０−１にはレジスタ９２とデータ入出カラツー１−
回路９３が接続されている。データ入出力ラッチ回路９
３は、データビット及びパリティビット川のバス９０−
２を介して入出力制御回路９・１に接続され、さらにそ
の入出力制御回路９・１（こは、センスアン′ブ５０、
ローデコーダ４ｏ、コラムデコーダ４１及びマルチプレ
クサ４２を介してメモリセルアレイ３０が接続されてい
る。メモリセルアレイ３０中のパリティセルは、センス
線３７を介してセンス電圧切換回路５６に接続され゛〔
いる。さらにローデコーダ４０及びコラムデコーダ４］
は、アドレスラッチ回路９５を介してアドレスバス９１
に接続されている。

ここで、メモリセルアレイ３０は、例えば８個のメモリ
セルと１個のパリティセルを１単位としてそれらが多数
配列されている。レジスタ９２は、メモリセルアレイ３
０に書込むためのデータ、及び訂正された読出しデータ
を一時記憶するためのもので、アキュムレータ等で構成
され、端子ＯＥ上の制御信号Ｅ　Ａ　ＣＣにより記憶デ
ータをデータバス９０−１に出力し、端子Ｉ−Ｔ上の制
御信号ＷＡＣＣによりデータバス９０−１１のデータを
記憶する機能を有している。データ入出力ラッチ回路９
３は、端子ＯＥＩの制御信号ＥＲＯＭによりメモリセル
アレイ３０からの読出しデータをデータバス９０−１へ
出力し、端子ＬＴ」〕の制御信号ＷＲＯＭによりデータ
バス９Ｏ−ＩＪ二のデータをラッチする機能を有してい
る。入出力制御回路９４は、ＣＰＵからの制御信号によ
り、メモリセルアレイ３０に対するデータの書込み動作
、またはそのメモリセルアレイ３０からのデータの読出
し動作を制御する回路である。アドレスラッチ回路９５
は、端子１．Ｔ上の制御信号ＷＡＬによりアドレスバス
９１上のアドレスをラッチする機能を有し、ローデコー
ダ４０、コラムデコーダ４１及びマルチプレクサ４２と
共に、メモリセルアレイにおけるメモリセル及びパリテ
ィセルを選択するだめの選択手段を構成している。セン
ス電圧切替回路５６は、パリティセルに対して第１．第
２のセンス電圧Ｖｒ〜１．Ｖｒ２を印加する機能を有し
、センスアンプ５０及びデータ入出力ラッチ回路９３と
共にデータ読出し手段を桿１成している。

また、データバス９０−１にはパリティ発生回路り６が
接続され、そのパリティ発生回路９６に。

トう、イステートバッファ９７及び１ビツトのパリティ
ピツＩ−線９８を介してデータ入出力ラッチ回路０３が
接続さｊｔている。さらに、パリティ発生１”Ｉｉ＋’
３９６とパリティピッ１へ線９ｓとは、パリティ検Ｎｐ
用Ｌ／）　Ｅ　Ｏ’ｉ’Ｌ　９９に接続さノーＬ、その
ＥＯＲ９９がラッチ回路１００及びＡＮＩ）１０１を介
してセンス電圧Ｌフッ替同１８５６に接続されている。

ここで′、パリティ発生回路９６は、複数のＥＯＲ等で
構成され、データバス９０−１上のデータに基づき、例
えば偶数パリティを成立させるためのパリティビットを
発生するパリティ発生手段としての機能を有している。

このパリティ発生手段は、プログラム及びＣＰＵでその
機能を持なぜることも可能である。トライステートバッ
ファ９７は、制御信号ＷＲＯＭがアクティブ（活性化）
になると、パリティ発生回路９６から出力されたパリテ
ィビットをパリティビット線９８へ送出し、制御信号Ｗ
ＲｏＭがインアクティブ（非活性化）の時にはトライス
テート状態（ハイ・インピーダンス状態）となるバッフ
ァである。ラッチ回路１００は、端子ＬＴ上の制御信号
ＷＰＥＦにより、端ｆＤ上のＥＯＲ９９の出力をラッチ
し、端子Ｒ上のリセット信号ＲＥＳＥＴでリセット信号
ＲＥＳＥＴでリセット状態となる回路あり、出力端子Ｑ
がＡＮＤｌｏｌに接続されている。なお、出力端子Ｑの
出力をパリティエラーフラグとして１吏用し、ＣＰＵに
より他の動作の中止等を行わせることも可能である。Ａ
ＮＤｌｏｌは、出力端子Ｑの出力を同期−ひＳ　’１’
　Ｎ　Ｃで同期をとって信号１へ１・ニア＼Ｉ）の１［
ユでセンス電圧明君：回ｂａｒ　５　Ｇにり−える回路
である。（３Ｓ：　ＲＥ　Ａ　Ｄがアクティブ（−′“
１１°゛）になると、センス電圧ＩＪノ替回路５６がら
第２のセンス電圧Ｖ　＞−２が出力され、信号ＲＥＡＤ
が、インアクティブ（＝゛Ｌ”）になると、センス電圧
ＬＩＪ替回路５６から第１のセンス電圧Ｖｒｌが出力さ
ノ′ムる一ｔ：４　Ｊ戊になっている。

第９図は第Ｓ図の書込みタイミングチャート、及び第１
０図は第１図の読出しタイミングチャートを示ずもので
、これらを参照しつつ第８図の書込み動作（１）、及び
読出し動作（２）を説明する。

なお、第９図及び第１０図におい°乙マイクロコンピュ
ータの基本クロックＣ１，、Ｋに同期して、マシン′ザ
イクルパノ１１〜へ・１１１て’４′Ｉ！ｌ’＋Ｉ戊さ
れる６ｊ７令−ナイクル（］命令当りの期間）がＣＩ〕
Ｕで実行されていく。アドレス及びデータ」−の斜線は
、データ及びアドレスが不確定な状態を表わしζいる。

（］）書込み動作 第９図に示すように、レジスタ９２に格納されたデータ
をメモリセルアレイ３０に書込む動作は、次のステップ
（ｉ）〜（ｉｉｉ　＞に従って実行されていく。

（ｉ）　メモリセルアレイ３０のアドレスをアドレスバ
ス９１に叙せ、そのアドレスを制御信号ＷＡＬによりア
ドレスラッチ回路９５にラッチさぜる。アドレスラッチ
回路９５はラッチしたアドレスをローデコーダ４０及び
コラムデコーダ４１に供給する。ローデコーダ４０はア
ドレスを解読してメモリセルアレイ３０の行方向を選択
し、さらにコラムデコーダ４１はアドレスを解読し、そ
の解読結果によりマルチプレクサ４２でメモリセルアレ
イ３０の列方向を選択させる。

（ｉｉ＞　　制御信号ＥＡＣＣにより、レジスタ９２中
のデータをデータバス９０−１に載せる。

パリティ発生回路９６はデータバス９０−１上のデータ
ビットを入力し、そのデータビットのパリティビットを
発生ずる。トライステートバッファ９７は、パリティ発
生回路９６から出力されたパリティビットを制御信号Ｗ
Ｒ，ＯＭに同期してパリティビット線９８に送出する。

データ入出力ラッチ回路９３は、制御信号ＷＲＯＭに同
期してパリティビ・ソト線９８」−のパリティビットと
データバス９Ｏ−１−Ｌのデータビットとを取込む。

（ｉｉｉ　）　　データ入出力ラッチ回路９３は、取込
んだデータビット及びパリティピッ１−をバス９〇−２
及び入出力制御回路９４を通して、選択されたメモリセ
ル及びパリティセルに記・臆させる。

（２〉読出し動作 第１０図に示すように、メモリセルアレイ３０の記憶デ
ータを読出してレジスタ９２に格納する動作は、次のス
テップ（ｉ）〜（Ｖｉｉ）に１１テって実行さノｃＣい
く。

ｍ　　メモリセルアレイ３０のアドレスをアドレスバス
９１に載せ、そのアドレスを制御信号Ｗｌ＼１−により
アドレスラッチ回路９５にラッチさせ“る。前記（］）
（ｉｉと同様に、アドレスラッチ回路９５から出力され
たアドレスにより、メモリセルアレイ３０中のメモリセ
ル及びパリテ９セルが選択される。

（ｉｉ＞　　”Ｍ択されたメモリセル及びパリティセル
のデータビット及びパリティビットは、センス電圧切替
回路５６から供給される第１のセンス電圧Ｖｒｌ　（＝
２Ｖ）によりＳ売出され、センスアンプ５０で検知、増
幅されて入出力ｊｆ、ＩＪ御回路９４及びバス９０−２
を通してデータ入出力ラッチ回路９３へ供給される。デ
ータ入出力ラッチ回路９３は、制御は号ＥＲＯＭにより
データピッＩ−及びパリティビットを取込み、取込んだ
データビットをデータバス９０−１へ出力すると共に、
取込んだパリティビットをパリティビット線９Ｓへ出力
する。これが第１０図に示す１回目の読出しデータＤＡ
Ｉである。

（ｉｉｉ　＞　　パリティ発生回路９６は、データバス
９０〜１上のデータビットからパリティピッ１へを発生
し、それをＥＯＲ９９に与える。ＥＯＲ９９は、パリテ
ィ発生回路９６から出力されたパリティビットと、パリ
ティビット線９８」二の読出しパリティビットとの排他
的論理和をとり、再入力が不一致の時は“＋　１　＋＋
、一致の時は０°°を出力してラッチ回路１００１＼与
える。ラッチ回路１００は、制御信号Ｗｌ）ＥＦに同期
してＦ、０Ｒ９９の出力をラッチする。。

（ｉｖ＞　　ＡＮＤＩＯＩは同期信号５ＹＮＣに同期し
て、ラッチ回路１００の出力を信号ＲＥ　Ａ　Ｄの形で
送出し、センス電圧ａＪｒ＜ｑｃｑ路５６に与える。

ラッチ回路１００の出力が”　Ｈ”の時、つまりパリテ
ィエラーが発生した時だけ、第１０図に示すように信号
ＲＥΔＤが”　）　Ｉ　”となる。

（Ｖ）　　センス電圧切替回路５６は、信−号ＲＥ　Ａ
　Ｄが１１１．＋＋の時は第１のセンス電圧Ｖｒｌ（＝
２Ｖ）を、“１ゼ°の時は第２のセンス電圧Ｖｌ−２（
＝５Ｖ）をそれぞれ出力し、センス線３７を通してメモ
リセル及びパリティセルに供給する。

（ｖｉ）　　データ入出力ラッチ回路９３は、制御信号
Ｅ　ｎ　ＯＭに同月ルて、メモリセル及びパリティセル
から読出したデータピッ１−及びパリティビットをデー
タバス９０−１及びパリティビット線９８に出力する。

これが第１０図に示す２回目の読出しデータＤＡ２て°
ある。

（Ｖｉｉ）　　Ｌ／ジスタ９２は、制御信号ＷＡＣＣＪ
、１ｍより、データバス９０−１上の正しいデータを取
込む。これにより、誤り訂正されたデータの読出しが終
る。

第８図の実施例では、第１図の実施例と同様に、読出し
時のデータビット長毎に１個のパリティピッ１−を設け
るだけで自己訂正機能が実現できるので、従来のものに
比べてチップ面積の減少と低コスト化が可能となる。ま
た、従来の第３図の誤り訂正符号発生及び訂正回路１１
を、センス電圧切替回路５６、パリティ発生回路９６、
ＥＯＲ９９及びラッチ回路１００等と、マイクロコンピ
ュータのプログラムとで構成したので、回路構成が簡単
になると共に、１命令で読出しと訂正が行えるため、プ
ログラムステップ数を減少できる。

なお、本発明は上記の実施例に限定されず、種々の変形
が可能である。その変形例としては、例えば次のような
ものがある。

（【１）　第１．第２の発明の実施例では説明の便宜１
−０、第１図のメモリセル３１の記憶用トランジスタか
ら電荷が抜けた状態においては、記憶データの読出し時
において、この状態は°１′°と読出さｈるとしたが、
こｈはセンスアンプ５０を少し変形することにより、°
“０゛°と読出ずこともできる。この場合、書込まれた
状態のメモリセル３１から電７：：Ｃが抜けた時は、読
出しデータが変化せず、消去された状態のメモリセル３
１から電荷が抜けた時は、読出しデータが“１′°−”
０′°に変化する。１１〔っで＋Ｌｊリビット検出用の
第２のセンス電圧Ｖ　ｒ　２を、上記実施例とは異なり
、読出し時の第１のセンス電圧Ｖｒｌより低く設定する
ことにより、上記実施例と同様の効果を得ることができ
る。

（１〕）　　第１図において、自己訂正回路７０は、照
合回路６０の出力と第１および第２のラッチ回路５２．
５３の出力とを入力して、自己訂正を行う回路（、！、
Ｓ成に変形することもできる。

（ｃ）　　第１．第２の発明では、三つ以上のセンス電
圧を用いるようにしてもよい。

（ｄ）　　第８図において、データの書込み手段及び読
出し手段等のハード部分を、可能な限り、ＣＰＵによる
プログラムの実行手段で置き替えるようにすれば、チッ
プ面積をより縮小できる。

（ｅ）　　第１図及び第８図において、ビット数を池の
数にしたり、あるいはＥＥＰ、ＲＯＭ以外の不揮発性半
導体装置に適用する等、種々の変形が可能である。

（発明の効果） 以上詳細に説明したように、第１および第２の発明によ
れば、期待するデータから変化したメモリセルを検出す
るために、読出し時の第１のセンス電圧とは異なる少な
くとも第２のセンス電圧を印加し、その第１と第２のセ
ンス電圧を印加した時の各出力データの違いにより、便
化したメモリセルを検出し、もとの期待値に訂正するよ
うにしたので、チップ面積の減少、低コスト化、及び歩
留りの向上という効果が期待できる。

また、第３の発明によれば、前記とほぼ同様の効果が１
１＋ｒられる十、に、自己訂正機能の付加された読出し
−リ°イクルをＣＰＬＪを用いて実行するようにしたの
で、ニー１９訂正符号発生及び訂正回路部分の４、＋、
＋、成を簡単化でき、それによってマイクロコンピュー
タのチップ面積の減少と低コス１へ化、さらにマイクロ
コンピュータの機能の向−１〕という効果も期待できる
。

・二１２図面のｆｆ１ｉ傘な説明 第１図は第１．第２の発明の実施例を示す自己訂正機能
付半導水記憶装置の十ハ成図、第２図は崩来の自己訂正
機能の訂正原理図、第３図はｊｉＣ来のマイクロコンピ
ュータの記憶装置部分の稈１成ブロック図、第４図（ａ
＞はＥＥＩ）ＲＯＭメモリセルのイト１成図、第４図（
ｂ）は第４図（ε１）の電圧状態図、第５図は第４図（
ａ）の繰返し書換え特性図、第６図はメモリセルの’ｌ
眉：Ｉ：図、第７図（１）。

（２）は第６図における第１．第２の発明の訂正原理図
、第８図は第３の発明の実施例を示すマイクロコンピュ
ータの記憶装置部分の＋１１１成ブロック図、第９図は
第８図の書込みタイミングチャート、第１０図は第１図
の読出しタイミングチャートである。

３０・・・・・・メモリセルアレイ、３１・・・・・・
メモリセル、３２・・・・・・パリティセル、３４・・
・・・・ワード線、３５・・・・・・ピッＩ〜線、３６
・・・・・・パリティピット線、３７・・・・・・セン
ス線、４０・・・・・・ローデコーダ、４１・・・・・
・コラムデコーダ、４２・・・・・・マルチプレクサ、
４３・・・・・・Ｉ１０線、５０・・・・・・センスア
ンプ、５１・・・・・・データラッチ選択回路、５２．
５３・・・・・・第１゜第２のラッチ回路、５４．９９
・・・・・・ＥＯＲ１４６・・・・・・センス電圧切換
回路、６０・・・・・・照合回路、７０・・・・・・自
己訂正回路、９３・・・・・・データ入出力ラッチ回路
、９４・・・・・・入出力制御回路、９５・・・・・・
アドレスラッチ回路、９６・・・・・・パリティ発生回
路、１００・・・・・・ラッチ回路。

Claims (1)

1. 【特許請求の範囲】 １、ゲート電極を有しデータを記憶する複数の不揮発性
   のメモリセルと、 ゲート電極を有し前記メモリセルで発生するビット誤り
   を検出するためのデータを記憶する少なくとも１つのパ
   リテイセルと、 前記複数のメモリセル及びパリテイセルを同時に選択す
   るためのワード線と、 前記メモリセルに対するデータの授受を行うビット線と
   、 前記パリテイセルに対するデータの授受を行うパリテイ
   ビット線と、 前記ワード線、ビット線及びパリテイビット線を介して
   前記任意のメモリセル及びパリテイセルを選択する選択
   手段と、 前記選択手段で選択されたメモリセル及びパリテイセル
   のゲート電極に少なくとも二つのレベルの第１と第２の
   センス電圧を印加してそれらのメモリセル及びパリテイ
   セルの記憶データを読出し第１と第２の読出しデータを
   出力するデータ読出し手段と、 前記第１の読出しデータのパリテイ検査を行い前記選択
   したメモリセルのビット誤りの有無を検出するパリテイ
   検査手段と、 前記第１と第２の読出しデータの照合を行いそれらの一
   致、不一致状態を検出する照合手段と、前記照合手段の
   照合結果と前記第１および第２の読出しデータのうちの
   少なくとも一方とを入力して前記第１および第２の読出
   しデータを訂正する訂正手段とを備え、 前記データ読出し手段は、前記第１のセンス電圧を印加
   して前記第１の読出しデータを出力した後、前記パリテ
   イ検出手段によつてビット誤りが検出されたことを条件
   として前記第２のセンス電圧を印加して前記第２の読出
   しデータを出力する機能を有することを特徴とする自己
   訂正機能付半導体記憶装置。 ２、前記不揮発性のメモリセルは、 ソース電極、前記ビット線に接続されたドレイン電極、
   及び前記ワード線に接続されたゲート電極を有する選択
   用トランジスタと、 ソース電極、前記選択用トランジスタのソース電極に接
   続されたドレイン電極、前記第１、第２のセンス電圧が
   印加されるゲート電極、及びフローティングゲートを有
   する記憶用トランジスタとで構成した請求項１記載の自
   己訂正機能付半導体記憶装置。 ３、前記選択手段は、デコーダで構成し、 前記データ読出し手段は、前記選択したメモリセル及び
   パリテイセルの記憶データを読出す複数のセンスアンプ
   と、前記記憶用トランジスタのゲート電極に印加する第
   １のセンス電圧を設定した後、前記パリテイ検査手段に
   よってビット誤りが検出されたことを条件として前記記
   憶用トランジスタのゲート電極に印加する第２のセンス
   電圧を設定する少なくとも一つのセンス電圧設定手段と
   、前記第１のセンス電圧により前記センスアンプで読出
   された第１の読出しデータを一時記憶する複数の第１の
   ラッチ回路と、前記第２のセンス電圧により前記センス
   アンプで読出された第２の読出しデータを一時記憶する
   複数の第２のラッチ回路とで構成し、 前記照合手段は、前記第１と第２のラッチ回路の各出力
   データを相互に照合する複数の照合回路で構成し、 前記訂正手段は、前記照合回路の出力と前記第１ないし
   第２のラッチ回路の一方あるいは両方の出力データとを
   入力して読出したデータの自己訂正を行う複数の自己訂
   正回路で構成した請求項２記載の自己訂正機能付半導体
   記憶装置。 ４、ゲート電極を有しデータを記憶する複数の不揮発性
   のメモリセルと、 ゲート電極を有し前記メモリセルで発生するビット誤り
   を検出するためのデータを記憶する少なくとも一つのパ
   リテイセルと、 前記複数のメモリセル及びパリテイセルを同時に選択す
   るためのワード線と、 前記メモリセルに対するデータの授受を行うビット線と
   、 前記パリテイセルに対するデータの授受を行うパリティ
   ビット線と、 前記ワード線、ビット線及びパリテイビット線を介して
   前記任意のメモリセル及びパリテイセルを選択する選択
   手段と、 前記選択手段で選択されたメモリセル及びパリテイセル
   のゲート電極に少なくとも二つのレベルの第１と第２の
   センス電圧を順序だてて印加してそれらのメモリセル及
   びパリテイセルの記憶データを読出し第１と第２の読出
   しデータを出力するデータ読出し手段と、 前記第１の読出しデータのパリテイ検査を行い前記選択
   したメモリセルのビット誤りの有無を検出するパリテイ
   検査手段と、 前記第１と第２の読出しデータの照合を行いそれらの一
   致、不一致状態を検出する照合手段と、前記照合手段の
   出力、前記パリテイ検査手段の出力、及び前記第１、第
   ２の読出しデータの全部または一部を入力して前記第１
   および第２の読出しデータを訂正する訂正手段とを備え
   たことを特徴とする自己訂正機能付半導体記憶装置。 ５、前記不揮発性のメモリセルは、 ソース電極、前記ビット線に接続されたドレイン電極、
   及び前記ワード線に接続されたゲート電極を有する選択
   用トランジスタと、 ソース電極、前記選択用トランジスタのソース電極に接
   続されたドレイン電極、前記第１、第２のセンス電圧が
   印加されるゲート電極、及びフローティングゲートを有
   する記憶用トランジスタとで構成した請求項４記載の自
   己訂正機能付半導体記憶装置。 ６、データを記憶する複数の不揮発性のメモリセル、及
   びそのメモリセルで発生ずるビット誤りを検出するため
   のデータを記憶する少なくとも一つのパリテイセルを有
   するメモリセルアレイと、前記任意のメモリセル及びパ
   リテイセルを選択する選択手段と、 前記選択手段で選択されたメモリセル及びパリテイセル
   に異なるレベルの第１と第２のセンス電圧を印加してそ
   れらのメモリセル及びパリテイセルの記憶データを読出
   すデータ読出し手段と、前記第１のセンス電圧の印加に
   より読出される前記メモリセルの記憶データに基づき、
   パリテイビットを発生するパリテイ発生手段と、 前記第１のセンス電圧の印加により読出される前記パリ
   テイセルの記憶データと、前記パリテイ発生手段の出力
   との排他的論理和をとるパリテイ検査用の排他的論理和
   ゲートと、 前記排他的論理和ゲートの出力をラッチするラッチ回路
   と、 マシンサイクルの一つで前記パリテイ発生手段及び排他
   的論理和ゲートを用いた読出しのパリテイ検査を行い、
   次のマシンサイクルにおいて前記ラッチ回路の出力に基
   づき前記データ読出し手段で第２のセンス電圧を印加し
   て前記メモリセルの記憶データを読出す自己訂正機能の
   付加された読出しサイクルを実行する中央処理装置とを
   、備えたことを特徴とするマイクロコンピュータ。