JPH04141900A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH04141900A JPH04141900A JP2264407A JP26440790A JPH04141900A JP H04141900 A JPH04141900 A JP H04141900A JP 2264407 A JP2264407 A JP 2264407A JP 26440790 A JP26440790 A JP 26440790A JP H04141900 A JPH04141900 A JP H04141900A
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- bit
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- bit cells
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- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
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- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
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- G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特に、謝り訂正機能を
有するプログラム可能な読出し専用メモリを内蔵する集
積回路に関する。
有するプログラム可能な読出し専用メモリを内蔵する集
積回路に関する。
従来の謝り訂正機能を有するプログラム可能な読出し専
用メモリ（以下、ＦＲＯＭと略称する）を内蔵する半導
体集積回路のブロック図を、第５図に示す。第５図にお
いて、アドレス信号は外部アドレス端子Ａ。−、−Ａ、
に入力され、アドレス・バッファ５０２を介してＰＲＯ
Ｍ５０４に入力される。リード信号ＲＤは、アクティブ
〈０”）のときにＰＲＯＭ５０４に対するデータ読出し
を指示する信号で、ＰＲＯＭ５０４に入力される。プロ
グラム信号ＰＲＧは、アクティブ（“０”）のときにＰ
ＲＯＭ ５０４に対するデータ書込みを指示する信号で
、ＰＲＯＭ５０４に入力されている。データ信号Ｄｏ〜
Ｄ、は、データ人力バッファ５０１を介して、データ入
出力端子ＴＤｏ〜ＴＤ、から入出力される。データ入出
力バッファ５０１は、データ入出力端子ＴＤ、 〜ＴＤ
、に接続され、リード信号ＲＤが０”の時には、出力バ
ッファとして動作してデータ信号り。〜Ｄ、を出力し、
プログラム信号ＰＲＧが０”の時には、入力バッファと
して動作してデータ信号Ｄｏ〜Ｄ３を入力する。以下に
、ＰＲＯＭ５０４に対するデータ信号のプログラムにつ
いて説明する。
用メモリ（以下、ＦＲＯＭと略称する）を内蔵する半導
体集積回路のブロック図を、第５図に示す。第５図にお
いて、アドレス信号は外部アドレス端子Ａ。−、−Ａ、
に入力され、アドレス・バッファ５０２を介してＰＲＯ
Ｍ５０４に入力される。リード信号ＲＤは、アクティブ
〈０”）のときにＰＲＯＭ５０４に対するデータ読出し
を指示する信号で、ＰＲＯＭ５０４に入力される。プロ
グラム信号ＰＲＧは、アクティブ（“０”）のときにＰ
ＲＯＭ ５０４に対するデータ書込みを指示する信号で
、ＰＲＯＭ５０４に入力されている。データ信号Ｄｏ〜
Ｄ、は、データ人力バッファ５０１を介して、データ入
出力端子ＴＤｏ〜ＴＤ、から入出力される。データ入出
力バッファ５０１は、データ入出力端子ＴＤ、 〜ＴＤ
、に接続され、リード信号ＲＤが０”の時には、出力バ
ッファとして動作してデータ信号り。〜Ｄ、を出力し、
プログラム信号ＰＲＧが０”の時には、入力バッファと
して動作してデータ信号Ｄｏ〜Ｄ３を入力する。以下に
、ＰＲＯＭ５０４に対するデータ信号のプログラムにつ
いて説明する。
アドレス端子Ａ、〜Ａ、からアドレス信号が入力される
と、アドレス信号は、アドレスバッファ５０２を通して
Ｐ ＲＯＭ ５０４に入力され、Ｐ ＲＯＭ ５０４の
アドレスが指定される。プログラム信号ＰＲＧを“０”
にし、データ入出力端子ＴＤｏ〜ＴＤ３からデータ信号
り。〜Ｄ、を入力すると、データ入出力バッファ５０１
および検査ビット生成回路５０３に、それぞれデータ信
号り。〜Ｄ、が入力される。
と、アドレス信号は、アドレスバッファ５０２を通して
Ｐ ＲＯＭ ５０４に入力され、Ｐ ＲＯＭ ５０４の
アドレスが指定される。プログラム信号ＰＲＧを“０”
にし、データ入出力端子ＴＤｏ〜ＴＤ３からデータ信号
り。〜Ｄ、を入力すると、データ入出力バッファ５０１
および検査ビット生成回路５０３に、それぞれデータ信
号り。〜Ｄ、が入力される。
Ｐ ＲＯＭ ５０４に対しては、４ビツトのデータ入出
力バッファ５０１より出力された４ビツトのデータ信号
Ｄｏ〜Ｄ３が、Ｐ ＲＯＭ ５０４のデータ・ビット部
に入力され、検査ビット生成回路５０３よりの出力デー
タであるＣ６〜Ｃ１が、Ｐ ＲＯＭ ５０４の検査ビッ
ト部に入力される。従って、外部アドレス端子＾。〜Ａ
、により示されるＰ ＲＯＭ ５０４のデータのビット
数は８ビツトとなる。
力バッファ５０１より出力された４ビツトのデータ信号
Ｄｏ〜Ｄ３が、Ｐ ＲＯＭ ５０４のデータ・ビット部
に入力され、検査ビット生成回路５０３よりの出力デー
タであるＣ６〜Ｃ１が、Ｐ ＲＯＭ ５０４の検査ビッ
ト部に入力される。従って、外部アドレス端子＾。〜Ａ
、により示されるＰ ＲＯＭ ５０４のデータのビット
数は８ビツトとなる。
リード信号ＲＤが“０”の時、外部アドレス端子Ａ。〜
・八〇により示されるＰ ＲＯＭ ５０４のデータ内容
が８ビツトにて読出さ−れる。この８ビツトのデータは
誤り訂正回路５０５に入力されて、ＰＲＯＭ５０４にプ
ログラムされたデータに１ビツトの誤りが発生した場合
に、所定の検査信号を使用して、当該誤りを訂正された
データ信号Ｄｏ°〜Ｄ３′を出力する。データ信号Ｄｏ
′〜Ｄ３′は、データ入出力バッファ５０１を通して、
データ入出力端子ＴＤ、〜ＴＤ、より出力される。
・八〇により示されるＰ ＲＯＭ ５０４のデータ内容
が８ビツトにて読出さ−れる。この８ビツトのデータは
誤り訂正回路５０５に入力されて、ＰＲＯＭ５０４にプ
ログラムされたデータに１ビツトの誤りが発生した場合
に、所定の検査信号を使用して、当該誤りを訂正された
データ信号Ｄｏ°〜Ｄ３′を出力する。データ信号Ｄｏ
′〜Ｄ３′は、データ入出力バッファ５０１を通して、
データ入出力端子ＴＤ、〜ＴＤ、より出力される。
次に、検査ビット生成回路５０３および誤り訂正回路５
０５について具体的な説明を行う、第６図は、検査ビッ
ト生成回路５０３の詳細な回路図である。第６図におい
て、４ビツトのデータ信号り。〜Ｄ、の入力に対応して
、ＥＸＯＲ回路６００〜６０３を介して検査信号Ｃ６〜
Ｃ１が出力される。
０５について具体的な説明を行う、第６図は、検査ビッ
ト生成回路５０３の詳細な回路図である。第６図におい
て、４ビツトのデータ信号り。〜Ｄ、の入力に対応して
、ＥＸＯＲ回路６００〜６０３を介して検査信号Ｃ６〜
Ｃ１が出力される。
データ信号り、〜Ｄ、から検査信号Ｃ８〜Ｃ３を生成す
る論理式は、次式のとうりである。なお、ここで“■”
は排他的論理和を示す。
る論理式は、次式のとうりである。なお、ここで“■”
は排他的論理和を示す。
第６図においては、検査ビット生成回路５０３は、ＥＸ
ＯＲ回路６００〜６０３により構成されており、検査信
号Ｃ８を出力するＥＸＯＲ回路６００は、上記（１）式
にて示されるように、データ信号り。およびり、を入力
としている。検査信号Ｃ，〜Ｃ３を出力するＥＸＯＲ回
路６０１〜６０３においても同様で、それぞれデータ信
号り。およびＤｌ、Ｄ、およびＤ２、Ｄ２およびＤ、を
入力としている。
ＯＲ回路６００〜６０３により構成されており、検査信
号Ｃ８を出力するＥＸＯＲ回路６００は、上記（１）式
にて示されるように、データ信号り。およびり、を入力
としている。検査信号Ｃ，〜Ｃ３を出力するＥＸＯＲ回
路６０１〜６０３においても同様で、それぞれデータ信
号り。およびＤｌ、Ｄ、およびＤ２、Ｄ２およびＤ、を
入力としている。
第７図は、誤り訂正回路５０５の詳細な回路図であり、
ＰＲＯＭ５０４のデータ・ビット部から出力されるデー
タ信号り。〜Ｄ、と、検査ビット部から出力される検査
信号Ｃｏ〜Ｃ５とを入力とし、データ信号Ｄｏ〜Ｄ３の
内、１ビツトの誤りが発生した場合には、その誤りを訂
正して、訂正されたデータ信号Ｄｏ°〜Ｄ、′を出力す
る。勿論、誤りが発生していない場合には、Ｄｏ°〜Ｄ
３°の代りに、本来のデータ信号り。−′−Ｄ３が、そ
のままデータ信号として出力される。
ＰＲＯＭ５０４のデータ・ビット部から出力されるデー
タ信号り。〜Ｄ、と、検査ビット部から出力される検査
信号Ｃｏ〜Ｃ５とを入力とし、データ信号Ｄｏ〜Ｄ３の
内、１ビツトの誤りが発生した場合には、その誤りを訂
正して、訂正されたデータ信号Ｄｏ°〜Ｄ、′を出力す
る。勿論、誤りが発生していない場合には、Ｄｏ°〜Ｄ
３°の代りに、本来のデータ信号り。−′−Ｄ３が、そ
のままデータ信号として出力される。
また、Ｐ ＲＯＭ ５０４からそれぞれ出力されるデー
タ信号り。〜Ｄ、および検査信号Ｃ８〜Ｃ５の入力に対
応して、ＥＸＯＲ回路７００〜７０３においては、以下
に示される（２）式に従って、誤りが発生したデータ信
号の位置を示すコードを出力する。
タ信号り。〜Ｄ、および検査信号Ｃ８〜Ｃ５の入力に対
応して、ＥＸＯＲ回路７００〜７０３においては、以下
に示される（２）式に従って、誤りが発生したデータ信
号の位置を示すコードを出力する。
第８図に示される表１は、ＥＸＯＲ回路７００〜７０３
の出力が、データ信号り。−Ｄ、に対して、どの位置の
信号に誤りがあるかを示す対応表である。
の出力が、データ信号り。−Ｄ、に対して、どの位置の
信号に誤りがあるかを示す対応表である。
第７図におけるＡＮＤ回路７２０〜７２３においては、
ＥＸＯＲ回路７０１〜７０３から出力される信号が、前
記衣１に示される対応表に従いデコードされる。ＡＮＤ
回路７２０〜７２３はデータ信号り。〜Ｄ３に対応して
おり、誤りが発生した場合には、各誤りビットに対応し
ているそれぞれのＡＮＤ回路がアクティブになる０例え
ば、データ信号Ｄｏに誤りが発生した場合には、ＥＸＯ
Ｒ回路７００，７０１．７０２および７０３の各出力は
’１１００”となり、ＡＮＤ回路フ２０かアクティブ（
“１．”）となって、データ信号り、に誤りが発生した
ことが判明する。この場合、データ信号り。を反転して
やれば、正しい（誤りの訂正された）データ信号が得ら
れる。
ＥＸＯＲ回路７０１〜７０３から出力される信号が、前
記衣１に示される対応表に従いデコードされる。ＡＮＤ
回路７２０〜７２３はデータ信号り。〜Ｄ３に対応して
おり、誤りが発生した場合には、各誤りビットに対応し
ているそれぞれのＡＮＤ回路がアクティブになる０例え
ば、データ信号Ｄｏに誤りが発生した場合には、ＥＸＯ
Ｒ回路７００，７０１．７０２および７０３の各出力は
’１１００”となり、ＡＮＤ回路フ２０かアクティブ（
“１．”）となって、データ信号り、に誤りが発生した
ことが判明する。この場合、データ信号り。を反転して
やれば、正しい（誤りの訂正された）データ信号が得ら
れる。
ＥＸＯＲ回路７１０は、データ信号り。とＡＮＤ回路７
２０の出力とを入力としており、前述したように、デー
タ信号り。に誤りが発生すると、ＡＮＤ回路７２０がア
クティブ（１”）となり、ＥＸＯＲ回路７１０の出力は
データ信号り、の反転出力となり、誤りの訂正されたデ
ータ信号り。′が得られる。また、ＥＸＯＲ回路７１１
〜７１３は、ＥＸＯＲ回路７１０と同様に、データ信号
Ｄ１〜Ｄ、とＡＮＤ回路７２１〜７２３の出力とを入力
して、誤りの訂正されたデータ信号Ｄ１°〜Ｄ、”を出
力する。
２０の出力とを入力としており、前述したように、デー
タ信号り。に誤りが発生すると、ＡＮＤ回路７２０がア
クティブ（１”）となり、ＥＸＯＲ回路７１０の出力は
データ信号り、の反転出力となり、誤りの訂正されたデ
ータ信号り。′が得られる。また、ＥＸＯＲ回路７１１
〜７１３は、ＥＸＯＲ回路７１０と同様に、データ信号
Ｄ１〜Ｄ、とＡＮＤ回路７２１〜７２３の出力とを入力
して、誤りの訂正されたデータ信号Ｄ１°〜Ｄ、”を出
力する。
上述した従来の謝り訂正機能を有するプログラム可能な
読出し専用メモリを内蔵する半導体集積回路においては
、データ信号をプログラムしない場合、データ・ビット
・セルはＰＲＯＭの消去状態、即ち、全ビットが“１”
となっているため、データ信号が全ビット“１″の場合
には、データ・ビットをプログラムする必要がない、し
かし、この時点における検査ビットは、第６図に示され
るＥＸＯＲ回路６００〜６０３の出力に対応するため、
全ビット“０”となり、検査ビットの領域に対しては、
“０″をプログラムする必要がある、従って、前記誤り
訂正回路を有するＦＲＯＭを内蔵する半導体集積回路の
プログラム時間は、データ信号が全ピッド１”となって
いるデータであっても、検査ビットをプログラムする必
要があるために、データ信号の書き込み時間が長くなる
という欠点がある。
読出し専用メモリを内蔵する半導体集積回路においては
、データ信号をプログラムしない場合、データ・ビット
・セルはＰＲＯＭの消去状態、即ち、全ビットが“１”
となっているため、データ信号が全ビット“１″の場合
には、データ・ビットをプログラムする必要がない、し
かし、この時点における検査ビットは、第６図に示され
るＥＸＯＲ回路６００〜６０３の出力に対応するため、
全ビット“０”となり、検査ビットの領域に対しては、
“０″をプログラムする必要がある、従って、前記誤り
訂正回路を有するＦＲＯＭを内蔵する半導体集積回路の
プログラム時間は、データ信号が全ピッド１”となって
いるデータであっても、検査ビットをプログラムする必
要があるために、データ信号の書き込み時間が長くなる
という欠点がある。
本発明の半導体集積回路は、誤り訂正機能を有するプロ
グラム可能な読出し専用メモリを内蔵する半導体集積回
路において、前記プログラム可能な読出し専用メモリの
番地を指定するアドレス入力手段と、外部から入力され
るデータを格納する１組のデータ・ビット・セルと、デ
ータ誤りを訂正するために、前記１組のデータ・ビット
・セルの内容に対応する検査ビットを格納する１組の検
査ビット・セル、とをそれぞれ複数個含む前記プログラ
ム可能な読出し専用メモリと、前記１組のデータ・ビッ
ト・セルにプログラムされるデータが、前記プログラム
可能な読出し専用メモリのデータ消去状態と同値であっ
た場合、前記データのプログラム時に、前記データ消去
状態と同値の検査ビットを生成して、前記１組の検査ビ
ット・セルにプログラムする検査ビット生成手段と、デ
ータ誤り発生時、前記アドレス入力手段の指定に従って
、前記１組のデータ・ビット・セルならびに１組の検査
ビット・セルから、それぞれ同時に読出されるデータ・
ビットならびに検査ビットを介して、データ誤りを訂正
する誤り訂正手段と、を備えて構成される。
グラム可能な読出し専用メモリを内蔵する半導体集積回
路において、前記プログラム可能な読出し専用メモリの
番地を指定するアドレス入力手段と、外部から入力され
るデータを格納する１組のデータ・ビット・セルと、デ
ータ誤りを訂正するために、前記１組のデータ・ビット
・セルの内容に対応する検査ビットを格納する１組の検
査ビット・セル、とをそれぞれ複数個含む前記プログラ
ム可能な読出し専用メモリと、前記１組のデータ・ビッ
ト・セルにプログラムされるデータが、前記プログラム
可能な読出し専用メモリのデータ消去状態と同値であっ
た場合、前記データのプログラム時に、前記データ消去
状態と同値の検査ビットを生成して、前記１組の検査ビ
ット・セルにプログラムする検査ビット生成手段と、デ
ータ誤り発生時、前記アドレス入力手段の指定に従って
、前記１組のデータ・ビット・セルならびに１組の検査
ビット・セルから、それぞれ同時に読出されるデータ・
ビットならびに検査ビットを介して、データ誤りを訂正
する誤り訂正手段と、を備えて構成される。
また、本発明の半導体集積回路は、誤り訂正機能を有す
るプログラム可能な読出し専用メモリを内蔵する半導体
集積回路において、前記プログラム可能な読出し専用メ
モリの番地を指定するアドレス入力手段と、前記アドレ
ス入力手段を介して番地指定され、外部から入力される
データを格納する１組のデータ・ビット・セルと、デー
タ誤りを訂正するために、前記アドレス入力手段を介し
て番地指定され、前記１組のデータ・ビット・セルの内
容に対応する検査ビットを格納する１組の検査ビット・
セル、とをそれぞれ複数個含む前記プログラム可能な読
出し専用メモリと、前記１組のデータ・ビット・セルに
プログラムされるデータが、前記プログラム可能な読出
し専用メモリのデータ消去状態と同値であった場合、前
記データのプログラム時に、外部から入力される前記デ
ータ消去状態と同値の検査ビットを、前記アドレス入力
手段の指定する検査セルにプログラムする検査ビット生
成手段と、データ誤り発生時、前記アドレス入力手段の
指定に従って、前記１組のデータ・ビット・セルならび
に１組の検査ビット・セルから、それぞれ同時に読出さ
れるデータ・ビットならびに検査ビットを介して、デー
タ誤りを訂正する誤り訂正手段と、を偏えて構成しても
よいい 〔実施例〕 次に、本発明について図面を参照して説明する。第１図
は、本発明の第１の実施例のブロック図である。第１図
に示されるように、本実施例は、データ入出力バッファ
１０１と、アドレス・バッファ１０２と、検査ビット生
成回路１０３と、ＰＲＯＭ１０４と、誤り訂正回路１０
５と、を備えて構成される。この構成は、第５図に示さ
れる従来例の構成と同様であるが、検査ビット生成回路
１０３および誤り訂正回路１０５の内部構成、機能にお
いて従来例の場合とは大いに異にしている。
るプログラム可能な読出し専用メモリを内蔵する半導体
集積回路において、前記プログラム可能な読出し専用メ
モリの番地を指定するアドレス入力手段と、前記アドレ
ス入力手段を介して番地指定され、外部から入力される
データを格納する１組のデータ・ビット・セルと、デー
タ誤りを訂正するために、前記アドレス入力手段を介し
て番地指定され、前記１組のデータ・ビット・セルの内
容に対応する検査ビットを格納する１組の検査ビット・
セル、とをそれぞれ複数個含む前記プログラム可能な読
出し専用メモリと、前記１組のデータ・ビット・セルに
プログラムされるデータが、前記プログラム可能な読出
し専用メモリのデータ消去状態と同値であった場合、前
記データのプログラム時に、外部から入力される前記デ
ータ消去状態と同値の検査ビットを、前記アドレス入力
手段の指定する検査セルにプログラムする検査ビット生
成手段と、データ誤り発生時、前記アドレス入力手段の
指定に従って、前記１組のデータ・ビット・セルならび
に１組の検査ビット・セルから、それぞれ同時に読出さ
れるデータ・ビットならびに検査ビットを介して、デー
タ誤りを訂正する誤り訂正手段と、を偏えて構成しても
よいい 〔実施例〕 次に、本発明について図面を参照して説明する。第１図
は、本発明の第１の実施例のブロック図である。第１図
に示されるように、本実施例は、データ入出力バッファ
１０１と、アドレス・バッファ１０２と、検査ビット生
成回路１０３と、ＰＲＯＭ１０４と、誤り訂正回路１０
５と、を備えて構成される。この構成は、第５図に示さ
れる従来例の構成と同様であるが、検査ビット生成回路
１０３および誤り訂正回路１０５の内部構成、機能にお
いて従来例の場合とは大いに異にしている。
本実施例における検査ビット生成回路１０３および誤り
訂正回路１０５の、従来例との相違点を以下に説明する
。
訂正回路１０５の、従来例との相違点を以下に説明する
。
第２図は、本実施例の検査ビット生成回路１０３の詳細
な回路図で、４ビツトのデータ信号り。〜Ｄ。
な回路図で、４ビツトのデータ信号り。〜Ｄ。
が入力され、検査信号Ｃｏ〜Ｃ３を出力する。この場合
におけるデータ信号Ｄｏ〜Ｄ３から検査信号Ｃ，〜Ｃ１
を生成する論理式を下記の（３）式に示す。
におけるデータ信号Ｄｏ〜Ｄ３から検査信号Ｃ，〜Ｃ１
を生成する論理式を下記の（３）式に示す。
第２図の検査ビット生成回路１０３は、Ｅ ＸＮＯＲゲ
ート２００〜２０３を用いて構成されており、検査信号
Ｃ６を出力するＥＸＮＯＲゲート２００は、上記（３）
式に示されているように、データ信号り。およびり、を
入力としている。検査信号０１〜Ｃ５を出力するＥＸＮ
ＯＲゲート２０１〜２０３についても同様である６ 第２図に示される本実施例における検査信号Ｃ６〜Ｃ３
は、第６図に示される従来例の回路図における検査信号
Ｃ，−Ｃ，に対して反転関係になっていることが分る。
ート２００〜２０３を用いて構成されており、検査信号
Ｃ６を出力するＥＸＮＯＲゲート２００は、上記（３）
式に示されているように、データ信号り。およびり、を
入力としている。検査信号０１〜Ｃ５を出力するＥＸＮ
ＯＲゲート２０１〜２０３についても同様である６ 第２図に示される本実施例における検査信号Ｃ６〜Ｃ３
は、第６図に示される従来例の回路図における検査信号
Ｃ，−Ｃ，に対して反転関係になっていることが分る。
従って、データ信号り、〜Ｄ３が全ビット“１”の場合
には、検査信号Ｃ８〜Ｃ３は全ビット“１”となるよう
な回路構成となっている。
には、検査信号Ｃ８〜Ｃ３は全ビット“１”となるよう
な回路構成となっている。
第３図は、本実施例における誤り訂正回路１０５の詳細
な回路図である。第３図において、ＰＲＯＭ１０４のデ
ータ・ビット部から出力されるデータ信号り、〜Ｄ３と
、検査ビット部から出力される検査信号Ｃ８〜Ｃ１とを
入力とし、Ｄ、〜Ｄ３の内において１ビツトの誤りが発
生した場合には、その誤りを訂正し、訂正されたデータ
信号Ｄｏ゛〜Ｄ３′を出力する。勿論、誤りが発生して
いない場合には、データ信号Ｄｏ’〜Ｄ３′の代りに、
データ信号り。〜Ｄ３がそのままのデータ信号として出
力される。
な回路図である。第３図において、ＰＲＯＭ１０４のデ
ータ・ビット部から出力されるデータ信号り、〜Ｄ３と
、検査ビット部から出力される検査信号Ｃ８〜Ｃ１とを
入力とし、Ｄ、〜Ｄ３の内において１ビツトの誤りが発
生した場合には、その誤りを訂正し、訂正されたデータ
信号Ｄｏ゛〜Ｄ３′を出力する。勿論、誤りが発生して
いない場合には、データ信号Ｄｏ’〜Ｄ３′の代りに、
データ信号り。〜Ｄ３がそのままのデータ信号として出
力される。
インバータ３３０〜３３３は、第２図における検査ビッ
ト生成回路において、従来例とは反転関係において生成
される検査信号Ｃ８〜Ｃ１を入力して、従来例と同様の
関係に復号させる。従って、ＥＸＯＲゲート３００〜３
０３においては、下記の（４）式に従って、ＰＲＯＭ１
０４から出力されるデータ信号Ｄｏ〜Ｄ、と、インバー
タ３３０〜３３３の出力とを入力して、誤りが発生した
データ信号の位置を示すコードを出力する。
ト生成回路において、従来例とは反転関係において生成
される検査信号Ｃ８〜Ｃ１を入力して、従来例と同様の
関係に復号させる。従って、ＥＸＯＲゲート３００〜３
０３においては、下記の（４）式に従って、ＰＲＯＭ１
０４から出力されるデータ信号Ｄｏ〜Ｄ、と、インバー
タ３３０〜３３３の出力とを入力して、誤りが発生した
データ信号の位置を示すコードを出力する。
第９図に示される表２は、ＥＸＯＲゲート３００〜３０
３の出力が、データ信号り。〜Ｄ、に対して、どのビッ
トが誤っているかを示す対応表である。
３の出力が、データ信号り。〜Ｄ、に対して、どのビッ
トが誤っているかを示す対応表である。
第３図に示されるＡＮＤゲート３２０〜３２３おいては
、入力されるＥＸＯＲゲートの出力信号を、前記表２に
従ってデコードしている。ＡＮＤゲート３２０〜３２３
は、データ信号り。〜Ｄ、に対応しており、誤りが発生
した場合、各誤り信号に対応した各ＡＮＤゲートがそれ
ぞれアクティブになる。例えば、データ信号り。に誤り
が発生した場合には、ＥＸＯＲゲート３００，３０１．
３０２および３０３の出力は“１１００”となり、ＡＮ
Ｄゲート３２０がアクティブ（“１”）となって、デー
タ信号り。に誤りが発生したことが分り、データ信号Ｄ
ｏを反転してやれば、正しいく誤りの訂正された）信号
が得られる。
、入力されるＥＸＯＲゲートの出力信号を、前記表２に
従ってデコードしている。ＡＮＤゲート３２０〜３２３
は、データ信号り。〜Ｄ、に対応しており、誤りが発生
した場合、各誤り信号に対応した各ＡＮＤゲートがそれ
ぞれアクティブになる。例えば、データ信号り。に誤り
が発生した場合には、ＥＸＯＲゲート３００，３０１．
３０２および３０３の出力は“１１００”となり、ＡＮ
Ｄゲート３２０がアクティブ（“１”）となって、デー
タ信号り。に誤りが発生したことが分り、データ信号Ｄ
ｏを反転してやれば、正しいく誤りの訂正された）信号
が得られる。
ＥＸＯＲゲート３１０は、データ信号り。と、ＡＮＤゲ
ート３２０の出力とを入力としている。前述したように
、データ信号り。に誤りが発生すると、ＡＮＤゲート３
２０がアクティブ（“］”）となり、ＥＸＯＲゲート３
１０の出力はデータ信号Ｄｏの反転信号として出力され
、誤りが訂正されたデータ信号り。′のビットが得られ
る。ＥＸＯＲゲート３１１〜３１３は、ＥＸＯＲゲート
３１０の場合と同様に、データ信号り。〜Ｄ、と、ＡＮ
Ｄゲート３２１〜３２３の出力とを入力とし、誤りの訂
正されたデータ信号Ｄｏ′〜Ｄ３°を出力する。
ート３２０の出力とを入力としている。前述したように
、データ信号り。に誤りが発生すると、ＡＮＤゲート３
２０がアクティブ（“］”）となり、ＥＸＯＲゲート３
１０の出力はデータ信号Ｄｏの反転信号として出力され
、誤りが訂正されたデータ信号り。′のビットが得られ
る。ＥＸＯＲゲート３１１〜３１３は、ＥＸＯＲゲート
３１０の場合と同様に、データ信号り。〜Ｄ、と、ＡＮ
Ｄゲート３２１〜３２３の出力とを入力とし、誤りの訂
正されたデータ信号Ｄｏ′〜Ｄ３°を出力する。
次に、本発明の第２の実施例について説明する。第４図
は、本実施例のブロック図である。第４図に示されるよ
うに、本実施例は、データ入出力バッファ４０１と、ア
ドレス・バッファ４０２と、ＰＦ１０Ｍ４０３と、誤り
訂正回路４０４と、を備えて構成される。この構成は、
第１図に示される第１の実施例の構成から検査ビット生
成回路１０３を除去し、その代りに、外部において生成
された検査ビットを、第４図のデータ入出力バッファ４
０１を介して、外部からのプログラムを可能にしたもの
である。
は、本実施例のブロック図である。第４図に示されるよ
うに、本実施例は、データ入出力バッファ４０１と、ア
ドレス・バッファ４０２と、ＰＦ１０Ｍ４０３と、誤り
訂正回路４０４と、を備えて構成される。この構成は、
第１図に示される第１の実施例の構成から検査ビット生
成回路１０３を除去し、その代りに、外部において生成
された検査ビットを、第４図のデータ入出力バッファ４
０１を介して、外部からのプログラムを可能にしたもの
である。
本実施例においては、ＰＲＯＭ４０３におけるデータ・
ビット部と検査ビット部は、ＰＲＯＭ４０３の異なるア
ドレスに配置されており、データ・ビットのアドレスの
最上部ビットを反転させたアドレスにある検査ビットが
、そのデータ・ビットに対応する検査ビットとなってい
る。
ビット部と検査ビット部は、ＰＲＯＭ４０３の異なるア
ドレスに配置されており、データ・ビットのアドレスの
最上部ビットを反転させたアドレスにある検査ビットが
、そのデータ・ビットに対応する検査ビットとなってい
る。
外部アドレス端子Ａｏ〜ＡＩ、に入力されるアドレス信
号の内、外部アドレス端子へ。〜Ａｓ−１に入力される
アドレス信号（ａｏ〜ａ、−１）は、アドレス・バッフ
ァ４０２を介して、直接ＰＲＯＭ４０３のデータ・ビッ
ト部と検査ビット部に入力される。プログラム信号ＰＲ
Ｇは、残りの外部アドレス端子へ、に入力されるアドレ
ス信号（ａｎ）とともに、ＮＡＮＤゲート４０５を介し
てＰＲＯＭ４０３のデータ・ビット部に入力され、更に
、ＮＡＮＤゲート４０６を介してＰＲＯＭ４０３の検査
ビット部に入力される。
号の内、外部アドレス端子へ。〜Ａｓ−１に入力される
アドレス信号（ａｏ〜ａ、−１）は、アドレス・バッフ
ァ４０２を介して、直接ＰＲＯＭ４０３のデータ・ビッ
ト部と検査ビット部に入力される。プログラム信号ＰＲ
Ｇは、残りの外部アドレス端子へ、に入力されるアドレ
ス信号（ａｎ）とともに、ＮＡＮＤゲート４０５を介し
てＰＲＯＭ４０３のデータ・ビット部に入力され、更に
、ＮＡＮＤゲート４０６を介してＰＲＯＭ４０３の検査
ビット部に入力される。
リード信号ＲＤは、ＰＲＯＭ４０３のデータ・ビット部
と検査ビット部に入力されており、データ入出力端子Ｔ
Ｄ、〜ＴＤ３に入力されるデータ信号り。
と検査ビット部に入力されており、データ入出力端子Ｔ
Ｄ、〜ＴＤ３に入力されるデータ信号り。
〜Ｄ３は、データ入出力バッファ４０１ を介してＰＲ
ＯＭ ４０３に入力される。
ＯＭ ４０３に入力される。
本実施例におけるデータの入出力は、前述の従来例およ
び第１の実施例の場合と同様に行われるが、検査ビット
部およびデータ・ビット部のプログラム方法および読出
し方法に差異がある。
び第１の実施例の場合と同様に行われるが、検査ビット
部およびデータ・ビット部のプログラム方法および読出
し方法に差異がある。
データ入出力端子ＴＤｏ〜ＴＤ、に入力されるデータ信
号Ｄｏ−Ｄ、は、プログラム信号ＰＲＧがアクティブ（
０”）であり、且つ、アドレス信号（ａ、）が°０”で
ある時には、ＮＡＮＤゲート４θ５がアクティブ（“０
”）となって、アドレス信号（ａ。
号Ｄｏ−Ｄ、は、プログラム信号ＰＲＧがアクティブ（
０”）であり、且つ、アドレス信号（ａ、）が°０”で
ある時には、ＮＡＮＤゲート４θ５がアクティブ（“０
”）となって、アドレス信号（ａ。
〜ａｎ−１）で示されるＰＲＯＭ４０３のデータ・ビッ
ト部にプログラムされる。
ト部にプログラムされる。
データ入出力端子ＴＤｏ〜ＴＤ、に入力されるデータ信
号り。〜Ｄ、は、プログラム信号ＰＲＧがアクティブ（
０°°）であり、且つ、アドレス信号（ａ、）が°゛１
”である時には、ＮＡＮＤゲート４０６がアクティブ（
０”）となって、アドレス信号（ａ。
号り。〜Ｄ、は、プログラム信号ＰＲＧがアクティブ（
０°°）であり、且つ、アドレス信号（ａ、）が°゛１
”である時には、ＮＡＮＤゲート４０６がアクティブ（
０”）となって、アドレス信号（ａ。
〜ａ ＠−１）で示されるＰＲＯＭ４０３の検査ビ・７
８部にプログラムされる。
８部にプログラムされる。
以上の説明にて明らかなように、外部アドレス端子Ａ、
〜Ａ、から入力される、アドレス信号（ａｏ〜ａ、、）
にて示されるアドレス空間の内、アドレス信号（ａｌ）
が０”であるアドレス空間は、データービット部となり
、アドレス信号（ａ、）が“ｌ”であるアドレス空間は
検査ビット部になっている。
〜Ａ、から入力される、アドレス信号（ａｏ〜ａ、、）
にて示されるアドレス空間の内、アドレス信号（ａｌ）
が０”であるアドレス空間は、データービット部となり
、アドレス信号（ａ、）が“ｌ”であるアドレス空間は
検査ビット部になっている。
リード信号ＲＤは、ＰＲＯＭ４０３のデータ・ビット部
および検査ビット部に、それぞれ、そのまま入力されて
いるので、リード信号Ｒ，Ｄがアクティブ（０”）の時
には、外部アドレス端子へ〇〜Ａ、−１により指定され
るデータ・ビットと検査ビットが、同時に読出される。
および検査ビット部に、それぞれ、そのまま入力されて
いるので、リード信号Ｒ，Ｄがアクティブ（０”）の時
には、外部アドレス端子へ〇〜Ａ、−１により指定され
るデータ・ビットと検査ビットが、同時に読出される。
この読出されたデータ・ビットと検査ビットとは、デー
タ信号Ｄｏ〜Ｄ、として誤り訂正回路４０４に入力され
、誤り訂正されたデータ信号Ｄθ′〜Ｄ３′が、データ
入出力バッファ４０１を介して、データ入出力端子ＴＤ
、〜ＴＤ３から出力される。
タ信号Ｄｏ〜Ｄ、として誤り訂正回路４０４に入力され
、誤り訂正されたデータ信号Ｄθ′〜Ｄ３′が、データ
入出力バッファ４０１を介して、データ入出力端子ＴＤ
、〜ＴＤ３から出力される。
誤り訂正回路４０４は、前記第１の実施例において説明
された第３図に示されるブロック図と同様であり、検査
ビットとしては、従来例の場合と反転関係にある検査ビ
ットが書込まれる。即ち、データービットが全ピッド１
”である場合には、検査ビットも全ビットが“１”とな
り、データ・ビットおよび検査ビットともにＰＲＯＭ４
０３に書込む必要が無くなる。
された第３図に示されるブロック図と同様であり、検査
ビットとしては、従来例の場合と反転関係にある検査ビ
ットが書込まれる。即ち、データービットが全ピッド１
”である場合には、検査ビットも全ビットが“１”とな
り、データ・ビットおよび検査ビットともにＰＲＯＭ４
０３に書込む必要が無くなる。
以上、詳細に説明したように、本発明は、誤り訂正機能
を持つＰＲＯＭを内蔵する半導体集積回路に適用されて
、プログラムするデータ・ビットが全ビットＰＲＯＭの
消去状態（１″）の時には、対応する検査ビットを全ビ
ット“１”として、誤り訂正を行うことができる誤り訂
正手段を備えることにより、データ・ビットが全ビット
“１”である場合には、データ・ビットのプログラムを
必要とせず、半導体集積回路におけるプログラム所要時
間を短縮することができるという効果がある。
を持つＰＲＯＭを内蔵する半導体集積回路に適用されて
、プログラムするデータ・ビットが全ビットＰＲＯＭの
消去状態（１″）の時には、対応する検査ビットを全ビ
ット“１”として、誤り訂正を行うことができる誤り訂
正手段を備えることにより、データ・ビットが全ビット
“１”である場合には、データ・ビットのプログラムを
必要とせず、半導体集積回路におけるプログラム所要時
間を短縮することができるという効果がある。
第１図および第４図は、それぞれ本発明の第１および第
２のの実施例を示すブロック図、第２図は、前記第１の
実施例における検査ビット生成回路の回路図、第３図は
、前記第１および第２の実施例における誤り訂正回路の
回路図、第５図は従来例のブロック図、第６図および第
７図は、それぞれ前記従来例における検査ビット生成回
路の回路図および誤り訂正回路の回路図、第８図および
第９図は、それぞれ従来例および本発明の実施例におけ
るＥＸＯＲ出力と誤り信号との対応表を示す図である。 図において、１０１，４０１，５０１・・・・・・デー
タ入出力バッファ、１０２，４０２，５０２・・・・・
・アドレス・バッファ、１０３．４０３，５０３・・・
・・・検査ビット生成回路、１０４，４０３゜５０４・
・・・・・ＰＲＯＭ、１０５，４０４，５０５・・・・
・・誤り訂正回路、２００〜２０３・・・・・・ＥＸＮ
ＯＲゲート、３００ 〜３０３．３１０〜３１３ 、６
００〜６０３・・・・・・ＥＸＯＲ，ゲート、３２０〜
３２３．７２０〜７２３・・・・−・Ａ Ｎ Ｄゲート
、３３０〜３３３・・・・・・インバータ、４０５，４
０６・・・・・・ＮＡＮ２００〜２０３−−−ＥＸＮＯ
Ｒ勺“−ト雅 図 θ − Ｑ ＣΔ （Ｊ（，１ （〕 （ｊ 肩 図 ８６ ♂δ ＜３ Ｇ Ｓこ
２のの実施例を示すブロック図、第２図は、前記第１の
実施例における検査ビット生成回路の回路図、第３図は
、前記第１および第２の実施例における誤り訂正回路の
回路図、第５図は従来例のブロック図、第６図および第
７図は、それぞれ前記従来例における検査ビット生成回
路の回路図および誤り訂正回路の回路図、第８図および
第９図は、それぞれ従来例および本発明の実施例におけ
るＥＸＯＲ出力と誤り信号との対応表を示す図である。 図において、１０１，４０１，５０１・・・・・・デー
タ入出力バッファ、１０２，４０２，５０２・・・・・
・アドレス・バッファ、１０３．４０３，５０３・・・
・・・検査ビット生成回路、１０４，４０３゜５０４・
・・・・・ＰＲＯＭ、１０５，４０４，５０５・・・・
・・誤り訂正回路、２００〜２０３・・・・・・ＥＸＮ
ＯＲゲート、３００ 〜３０３．３１０〜３１３ 、６
００〜６０３・・・・・・ＥＸＯＲ，ゲート、３２０〜
３２３．７２０〜７２３・・・・−・Ａ Ｎ Ｄゲート
、３３０〜３３３・・・・・・インバータ、４０５，４
０６・・・・・・ＮＡＮ２００〜２０３−−−ＥＸＮＯ
Ｒ勺“−ト雅 図 θ − Ｑ ＣΔ （Ｊ（，１ （〕 （ｊ 肩 図 ８６ ♂δ ＜３ Ｇ Ｓこ
Claims (1)
- 【特許請求の範囲】 １、誤り訂正機能を有するプログラム可能な読出し専用
メモリを内蔵する半導体集積回路において、 前記プログラム可能な読出し専用メモリの番地を指定す
るアドレス入力手段と、 外部から入力されるデータを格納する１組のデータ・ビ
ット・セルと、データ誤りを訂正するために、前記１組
のデータ・ビット・セルの内容に対応する検査ビットを
格納する１組の検査ビット・セル、とをそれぞれ複数個
含む前記プログラム可能な読出し専用メモリと、 前記１組のデータ・ビット・セルにプログラムされるデ
ータが、前記プログラム可能な読出し専用メモリのデー
タ消去状態と同値であった場合、前記データのプログラ
ム時に、前記データ消去状態と同値の検査ビットを生成
して、前記１組の検査ビット・セルにプログラムする検
査ビット生成手段と、 データ誤り発生時、前記アドレス入力手段の指定に従っ
て、前記１組のデータ・ビット・セルならびに１組の検
査ビット・セルから、それぞれ同時に読出されるデータ
・ビットならびに検査ビットを介して、データ誤りを訂
正する誤り訂正手段と、 を備えることを特徴とする半導体集積回路。 ２、誤り訂正機能を有するプログラム可能な読出し専用
メモリを内蔵する半導体集積回路において、 前記プログラム可能な読出し専用メモリの番地を指定す
るアドレス入力手段と、 前記アドレス入力手段を介して番地指定され、外部から
入力されるデータを格納する１組のデータ・ビット・セ
ルと、データ誤りを訂正するために、前記アドレス入力
手段を介して番地指定され、前記１組のデータ・ビット
・セルの内容に対応する検査ビットを格納する１組の検
査ビット・セル、とをそれぞれ複数個含む前記プログラ
ム可能な読出し専用メモリと、 前記１組のデータ・ビット・セルにプログラムされるデ
ータが、前記プログラム可能な読出し専用メモリのデー
タ消去状態と同値であった場合、前記データのプログラ
ム時に、外部から入力される前記データ消去状態と同値
の検査ビットを、前記アドレス入力手段の指定する検査
セルにプログラムする検査ビット生成手段と、 データ誤り発生時、前記アドレス入力手段の指定に従っ
て、前記１組のデータ・ビット・セルならびに１組の検
査ビット・セルから、それぞれ同時に読出されるデータ
・ビットならびに検査ビットを介して、データ誤りを訂
正する誤り訂正手段と、 を備えることを特徴とする半導体集積回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2264407A JPH04141900A (ja) | 1990-10-01 | 1990-10-01 | 半導体集積回路 |
| KR1019910017452A KR950008678B1 (ko) | 1990-10-01 | 1991-10-01 | 반도체 집적 회로 |
| US07/771,001 US5337317A (en) | 1990-10-01 | 1991-10-01 | Minimizing the programming time in a semiconductor integrated memory circuit having an error correction function |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2264407A JPH04141900A (ja) | 1990-10-01 | 1990-10-01 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04141900A true JPH04141900A (ja) | 1992-05-15 |
Family
ID=17402733
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2264407A Pending JPH04141900A (ja) | 1990-10-01 | 1990-10-01 | 半導体集積回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5337317A (ja) |
| JP (1) | JPH04141900A (ja) |
| KR (1) | KR950008678B1 (ja) |
Cited By (3)
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| JPH065094A (ja) * | 1992-06-17 | 1994-01-14 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP2001273198A (ja) * | 2000-03-23 | 2001-10-05 | Toyota Motor Corp | データ書込装置及びデータ破壊検出装置 |
| KR100786414B1 (ko) * | 2000-09-11 | 2007-12-17 | 애질런트 테크놀로지스, 인크. | Ｄｕｔ 테스터 데이터 채널 반전 특성 관리 장치 |
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| JP4180757B2 (ja) * | 1999-11-05 | 2008-11-12 | 株式会社東芝 | シミュレーション装置 |
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| US4334309A (en) * | 1980-06-30 | 1982-06-08 | International Business Machines Corporation | Error correcting code system |
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| JPH01171199A (ja) * | 1987-12-25 | 1989-07-06 | Mitsubishi Electric Corp | 半導体メモリ |
| JP2583547B2 (ja) * | 1988-01-13 | 1997-02-19 | 株式会社日立製作所 | 半導体メモリ |
| JPH01201736A (ja) * | 1988-02-08 | 1989-08-14 | Mitsubishi Electric Corp | マイクロコンピュータ |
| US5117428A (en) * | 1989-11-22 | 1992-05-26 | Unisys Corporation | System for memory data integrity |
-
1990
- 1990-10-01 JP JP2264407A patent/JPH04141900A/ja active Pending
-
1991
- 1991-10-01 US US07/771,001 patent/US5337317A/en not_active Expired - Lifetime
- 1991-10-01 KR KR1019910017452A patent/KR950008678B1/ko not_active Expired - Fee Related
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| JPH02152100A (ja) * | 1988-12-02 | 1990-06-12 | Mitsubishi Electric Corp | 半導体記憶装置 |
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Also Published As
| Publication number | Publication date |
|---|---|
| KR920008774A (ko) | 1992-05-28 |
| US5337317A (en) | 1994-08-09 |
| KR950008678B1 (ko) | 1995-08-04 |
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