JPH01133374A - 化合物半導体電界効果トランジスタの製造方法 - Google Patents
化合物半導体電界効果トランジスタの製造方法Info
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- JPH01133374A JPH01133374A JP29059587A JP29059587A JPH01133374A JP H01133374 A JPH01133374 A JP H01133374A JP 29059587 A JP29059587 A JP 29059587A JP 29059587 A JP29059587 A JP 29059587A JP H01133374 A JPH01133374 A JP H01133374A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
この発明は化合物半導体電界効果トランジスタの製造方
法に関する。
法に関する。
（従来の技術）
電界効果トランジスタ、特にＧａＡｓを用いたショット
キバリア型電界効果トランジスタ（以下ＭＥＳＦＥＴと
略記）は、現在マイクロ波通信用素子として広く用いら
れている。 ＧａＡｓ ＭＥＳ ＦＥＴの性能を向上さ
せるために、ゲート長を短縮すると共にソース抵抗の低
減が不可欠である。ソース抵抗を低減させる方策として
、オーミック接合を形成する金属の選択や、合金化条件
の最適化と共にゲート部の能動層を穿ついわゆるリセス
構造にすることが有効であることが知られている。特に
リセス構造の採用は、そのエツチング形状を制御するこ
とにより、ソース抵抗の低減と共にソース・ゲート間の
耐圧向上を図ることができるという利点もあることから
広く用いられている。
キバリア型電界効果トランジスタ（以下ＭＥＳＦＥＴと
略記）は、現在マイクロ波通信用素子として広く用いら
れている。 ＧａＡｓ ＭＥＳ ＦＥＴの性能を向上さ
せるために、ゲート長を短縮すると共にソース抵抗の低
減が不可欠である。ソース抵抗を低減させる方策として
、オーミック接合を形成する金属の選択や、合金化条件
の最適化と共にゲート部の能動層を穿ついわゆるリセス
構造にすることが有効であることが知られている。特に
リセス構造の採用は、そのエツチング形状を制御するこ
とにより、ソース抵抗の低減と共にソース・ゲート間の
耐圧向上を図ることができるという利点もあることから
広く用いられている。
従来リセスの形状に関してテーパー状、Ｕ字形等種々提
案されているが、比較的ソース抵抗が低減され、かつゲ
ート耐圧の向上に顕著な効果をもたらす形状として、第
３図に示す如くリセス部を２段に形成した２段リセス構
造が提案されている。
案されているが、比較的ソース抵抗が低減され、かつゲ
ート耐圧の向上に顕著な効果をもたらす形状として、第
３図に示す如くリセス部を２段に形成した２段リセス構
造が提案されている。
第３図において、１段目リセスはリセス長がＱ工。
深さがｄｌ、２段目リセスはりセス長が”２１深さがｄ
２で示されている。この２段リセスを形成する方法とし
て従来法のような方法が知られている。
２で示されている。この２段リセスを形成する方法とし
て従来法のような方法が知られている。
以下、従来例の２段リセス構造を備えたＧａＡｓＭＥＳ
ＦＥＴの製造方法を工程順に断面図で示す第４図ａ
” ｄを参照して説明する。
ＦＥＴの製造方法を工程順に断面図で示す第４図ａ
” ｄを参照して説明する。
まず、半絶縁性（ｉａＡｓ基体ｌｏｔ上にＧａＡｓ能動
層１０２を形成し、このＧａＡｓ能動層１０２上にＳｉ
ｎ、膜１０３．ソース電極１０４ｓ、およびドレイン電
極１０４Ｄを夫々形成する（第４図ａ）。次に、前記５
１０２膜１０３上にホトレジスト液を塗着し、得られた
塗膜にエツチングを施して第１ホトレジストパターン１
０５を形成する。ついで、この第１ホトレジストパター
ン１０５をマスクにして選択的にＳｉｎ、膜１０３にｌ
（Ｆ水溶液でエツチングを施し、前記ＧａＡｓ能動層＋
０２の一部を露出させる開口１０３ａを形成する。つい
で、開口＋０３ａ内に露出したＧａＡｓ能動層１０２に
周知の例えばＩＬ ＰＯ４／ ＩＩ□０□／１１．０の
溶液によりエツチングを施し。
層１０２を形成し、このＧａＡｓ能動層１０２上にＳｉ
ｎ、膜１０３．ソース電極１０４ｓ、およびドレイン電
極１０４Ｄを夫々形成する（第４図ａ）。次に、前記５
１０２膜１０３上にホトレジスト液を塗着し、得られた
塗膜にエツチングを施して第１ホトレジストパターン１
０５を形成する。ついで、この第１ホトレジストパター
ン１０５をマスクにして選択的にＳｉｎ、膜１０３にｌ
（Ｆ水溶液でエツチングを施し、前記ＧａＡｓ能動層＋
０２の一部を露出させる開口１０３ａを形成する。つい
で、開口＋０３ａ内に露出したＧａＡｓ能動層１０２に
周知の例えばＩＬ ＰＯ４／ ＩＩ□０□／１１．０の
溶液によりエツチングを施し。
１段目リセス１０６を形成する（第４図ｂ）。
次に、再びホトレジスト液を塗着し、得られた塗膜にエ
ツチングを施して第２ホトレジストパターン１１５を形
成する。この第２ホトレジストパターン１１５は、その
開口寸法が前記１段目リセス１０６の形成に用いた第１
ホトレジストパターン１０５の寸法よりも短い（狭い）
マスクパターンに形成する。
ツチングを施して第２ホトレジストパターン１１５を形
成する。この第２ホトレジストパターン１１５は、その
開口寸法が前記１段目リセス１０６の形成に用いた第１
ホトレジストパターン１０５の寸法よりも短い（狭い）
マスクパターンに形成する。
そして、この第２ホトレジストパターン１１５をマスク
として前記ＧａＡｓ能動層１０２にエツチングを施し、
２段目リセス１１６を形成する。このエツチングには前
記ＧａＡｓ能動層１０２のエツチングに用いたエツチン
グ液と同じものを用いる（第４図Ｃ）。
として前記ＧａＡｓ能動層１０２にエツチングを施し、
２段目リセス１１６を形成する。このエツチングには前
記ＧａＡｓ能動層１０２のエツチングに用いたエツチン
グ液と同じものを用いる（第４図Ｃ）。
次に、前記２段目リセス１１６内に、リフトオフ法によ
りゲート電極１０４Ｇを形成しＧａＡｓ ＭＥＳ ＦＥ
Ｔを得る（第４図ｄ）。
りゲート電極１０４Ｇを形成しＧａＡｓ ＭＥＳ ＦＥ
Ｔを得る（第４図ｄ）。
（発明が解決しようとする問題点）
前記方法によると、ゲート電極が設けられるリセスの形
成に２回のマスク合わせを行なう必要がある。すなわち
、２段リセス構造は、ＭＥＳ ＦＥＴの構造に対する特
性上の利点番別にして、１段リセス構造の形成のマスク
合わせが１回であるのに比し、工程が多く、かつ、困難
で製造歩留りが著しく低下するという問題点がある。
成に２回のマスク合わせを行なう必要がある。すなわち
、２段リセス構造は、ＭＥＳ ＦＥＴの構造に対する特
性上の利点番別にして、１段リセス構造の形成のマスク
合わせが１回であるのに比し、工程が多く、かつ、困難
で製造歩留りが著しく低下するという問題点がある。
次に、高性能のＭＥＳ ＦＥＴを製造するため１こ重要
な２段目リセス長のΩ２（第３図）が、１段目リセスの
形成と同様に溶液エツチングによるサイドエツチングに
依存し、かつ、リセスの深さを所定にする必要から所望
よりも長くなり、ＭＥＳ ＦＥＴ特性の高性能化に重大
な障害を与えるという問題点がある。
な２段目リセス長のΩ２（第３図）が、１段目リセスの
形成と同様に溶液エツチングによるサイドエツチングに
依存し、かつ、リセスの深さを所定にする必要から所望
よりも長くなり、ＭＥＳ ＦＥＴ特性の高性能化に重大
な障害を与えるという問題点がある。
この発明は前記従来の問題点に鑑み、ＭＥＳ ＦＥＴに
おける２段リセスの製造方法を改良することを目的とす
る。
おける２段リセスの製造方法を改良することを目的とす
る。
（問題点を解決するための手段）
この発明に係る化合物半導体電界効果トランジスタの製
造方法は、化合物半導体基体の一主面一ヒに液相エツチ
ングおよび気相エツチングのいずれにも耐性のある保護
膜とこれに積層させてホト−ジス１−膜を形成する工程
と、前記ホトレジスト膜をレジストパターンに形成する
工程と、前記レジストパターンをマスクにして前記保護
膜に液相エツチングによりサイドエツチングを施して前
記レジストパターンの開口よりも大なる面積の開口を形
成しこの開口内に前記化合物半導体基体を露出させる工
程と、前記レジストパターンをマスクにして前記化合物
半導体基体に前記レジストパターンの開口と略同じ面積
で気相エツチングを施す工程と、前記保護膜をマスクに
して再度前記化合物半導体基体に液相エツチングを施す
工程とを具備したことを特徴とする。
造方法は、化合物半導体基体の一主面一ヒに液相エツチ
ングおよび気相エツチングのいずれにも耐性のある保護
膜とこれに積層させてホト−ジス１−膜を形成する工程
と、前記ホトレジスト膜をレジストパターンに形成する
工程と、前記レジストパターンをマスクにして前記保護
膜に液相エツチングによりサイドエツチングを施して前
記レジストパターンの開口よりも大なる面積の開口を形
成しこの開口内に前記化合物半導体基体を露出させる工
程と、前記レジストパターンをマスクにして前記化合物
半導体基体に前記レジストパターンの開口と略同じ面積
で気相エツチングを施す工程と、前記保護膜をマスクに
して再度前記化合物半導体基体に液相エツチングを施す
工程とを具備したことを特徴とする。
（作 用） −
１回のマスク合わせて２段リセスの形成が可能になり、
かつ半導体基体の表面に近い側の１段目リセスの形成を
溶液エツチングで、２段目リセスを気相エツチングで夫
々形成することにより、この２段目リセスのリセス長と
リセス深さとが独立して形成できる。これにより、ソー
ス抵抗の低減。
かつ半導体基体の表面に近い側の１段目リセスの形成を
溶液エツチングで、２段目リセスを気相エツチングで夫
々形成することにより、この２段目リセスのリセス長と
リセス深さとが独立して形成できる。これにより、ソー
ス抵抗の低減。
ソース・ゲート間の耐圧向上を図ることができ、高性能
なＦＥＴが得られる。
なＦＥＴが得られる。
（実施例）
以下、この発明の一実施例を図面を参照して説明する。
第１図ａ−ｅはこの発明に係る２段リセス構造を備える
ＧａＡｓ ＭＥＳ ＦＥＴの製造方法を工程順に示すい
ずれも断面図である。
ＧａＡｓ ＭＥＳ ＦＥＴの製造方法を工程順に示すい
ずれも断面図である。
半絶縁性ＧａＡｓ基体１０１上にＧａＡｓ能動層１０２
を形成し、このＧａＡｓ能動層１０２上にソース電極１
０４Ｓ。
を形成し、このＧａＡｓ能動層１０２上にソース電極１
０４Ｓ。
ドレイン電極１０４Ｄ、および保護膜である５ｉｎ２膜
１１を夫々形成する（第１図ａ）。次に２ホトレジスト
液を塗布して形成されたホトレジスト膜１２にパターニ
ングを施し、前記ＳｉＯ□膜１１上にホトレジストパタ
ーン１３を形成する。このホトレジストパターン１３を
マスクにしてＩ（Ｆ水溶液により前記５ｉｎ２膜１１に
サイドエツチングを施し、このＳｉＯ□膜１１に前記ホ
トレジストパターン１３の開口よりも大なる面積の開口
１１ａを形成し、この間口１１ａ内に前記ＧａＡｓ能ヅ
Ｊ層！０２の一部を露出させる（第１図ｂ）。
１１を夫々形成する（第１図ａ）。次に２ホトレジスト
液を塗布して形成されたホトレジスト膜１２にパターニ
ングを施し、前記ＳｉＯ□膜１１上にホトレジストパタ
ーン１３を形成する。このホトレジストパターン１３を
マスクにしてＩ（Ｆ水溶液により前記５ｉｎ２膜１１に
サイドエツチングを施し、このＳｉＯ□膜１１に前記ホ
トレジストパターン１３の開口よりも大なる面積の開口
１１ａを形成し、この間口１１ａ内に前記ＧａＡｓ能ヅ
Ｊ層！０２の一部を露出させる（第１図ｂ）。
次に、前記ホトレジストパターン１３をマスクにして反
応性イオンエツチング法（以下ＲＩＥ法と略称）により
、前記開口１１ａ内に一部露出したＧａＡｓ能動層１０
２の一部にさらにエツチングを施し、垂直にしてサイド
エツチングの少い２段目リセス１４を形成する。この２
段目リセス１４を形成する際のサイドエツチングを低減
させる条件としては、ＢＣＩ、とＣ１，との混合ガスを
用い、各々のガス流電はＢＣｌ３：４０ｃｃ／ｍｉｎ、
、 Ｃ１，： ４ｃｃ／ｍｉｎ、、ガス圧は７ｐａおよ
びＲＦ出カニ ０．２５１ｄ／ｃＪが適する。この条件
により第２図に示すように、リセス長（Ｑ２）がマスク
パターン寸法（Ｌ）とほぼ一致したエツチングが可能で
ある。また、このときのりセスの深さ（ｄ□＋ｄｔ）は
１（ＩＥ法のエツチング時間でコントロールが可能であ
る（第１図Ｃ）。
応性イオンエツチング法（以下ＲＩＥ法と略称）により
、前記開口１１ａ内に一部露出したＧａＡｓ能動層１０
２の一部にさらにエツチングを施し、垂直にしてサイド
エツチングの少い２段目リセス１４を形成する。この２
段目リセス１４を形成する際のサイドエツチングを低減
させる条件としては、ＢＣＩ、とＣ１，との混合ガスを
用い、各々のガス流電はＢＣｌ３：４０ｃｃ／ｍｉｎ、
、 Ｃ１，： ４ｃｃ／ｍｉｎ、、ガス圧は７ｐａおよ
びＲＦ出カニ ０．２５１ｄ／ｃＪが適する。この条件
により第２図に示すように、リセス長（Ｑ２）がマスク
パターン寸法（Ｌ）とほぼ一致したエツチングが可能で
ある。また、このときのりセスの深さ（ｄ□＋ｄｔ）は
１（ＩＥ法のエツチング時間でコントロールが可能であ
る（第１図Ｃ）。
次に、前記２段目リセス形成後、溶液エツチングにより
ＳｉＯ□膜１１をマスクにしてＧａＡｓ能動層１０２に
エツチングを施し、１段目リセス１５を形成する（第１
図ｄ）。
ＳｉＯ□膜１１をマスクにしてＧａＡｓ能動層１０２に
エツチングを施し、１段目リセス１５を形成する（第１
図ｄ）。
次に、前記２段目リセス１４内に、リフトオフ法゛によ
りゲート電極１０４Ｇを形成しＧａＡｓ ＭＥＳ ＦＥ
Ｔを得る（第１図ｅ）。
りゲート電極１０４Ｇを形成しＧａＡｓ ＭＥＳ ＦＥ
Ｔを得る（第１図ｅ）。
以上述べたようにこの発明によれば、半導体基体主面に
対し垂直方向のエツチングが可能なドライエツチングに
よる２段目リセスの形成と、等方向なエツチングを行な
う溶液エツチングによる１段目リセスの形成とを使い分
けることにより、２段リセスの形成を１回のマスク合わ
せて精度よく達成できる。また、取上により２段目リセ
スのリセス長（Ｑ２）がほぼマスクパターンの寸法通り
に形成できるので、ソース抵抗の低減とともにソース・
ゲート間の耐圧向上を図ることができ、ＦＥＴの高性能
化が達成できる。
対し垂直方向のエツチングが可能なドライエツチングに
よる２段目リセスの形成と、等方向なエツチングを行な
う溶液エツチングによる１段目リセスの形成とを使い分
けることにより、２段リセスの形成を１回のマスク合わ
せて精度よく達成できる。また、取上により２段目リセ
スのリセス長（Ｑ２）がほぼマスクパターンの寸法通り
に形成できるので、ソース抵抗の低減とともにソース・
ゲート間の耐圧向上を図ることができ、ＦＥＴの高性能
化が達成できる。
なお、前記実施例において、化合物半導体基体としてＧ
ａＡｓを用いた場合について述べたが、他の化合物半導
体１例えばＩｎＰ等にも適用可能である。
ａＡｓを用いた場合について述べたが、他の化合物半導
体１例えばＩｎＰ等にも適用可能である。
またドライエツチング法としてＲＩＥ法を用いたがこれ
に限らす１例えばＥＣＲ（電子サイクロトロン共鳴）、
Ｒｒｕ＋＜（反応性イオンビームエツチング）等の方
法を適用することも可能である。
に限らす１例えばＥＣＲ（電子サイクロトロン共鳴）、
Ｒｒｕ＋＜（反応性イオンビームエツチング）等の方
法を適用することも可能である。
さらに、保護膜としてＳｉＯ□膜を用いた場合について
述べたが、これと異なる材質の他の薄膜、例えばＳｉＮ
膜、Ａｕ膜等を用いてもよい。
述べたが、これと異なる材質の他の薄膜、例えばＳｉＮ
膜、Ａｕ膜等を用いてもよい。
第１図ａ −ｅはこの発明に係る一実施例の２段リセス
構造を備えたＧａＡｓ ＭＥＳ ＦＩＥＴの製造方法を
工程順に示すいずれも断面図、第２図はＲＩＥ法により
形成されるリセスの形状を示す断面図、第３図は２段リ
セスの構造を説明するための断面図、第４図ａ−ｄは従
来例の２段リセス構造を備えたＧａＡｓ ＭＥＳ ＦＥ
Ｔの製造方法を工程順に示すいずれも断面図である。
構造を備えたＧａＡｓ ＭＥＳ ＦＩＥＴの製造方法を
工程順に示すいずれも断面図、第２図はＲＩＥ法により
形成されるリセスの形状を示す断面図、第３図は２段リ
セスの構造を説明するための断面図、第４図ａ−ｄは従
来例の２段リセス構造を備えたＧａＡｓ ＭＥＳ ＦＥ
Ｔの製造方法を工程順に示すいずれも断面図である。
Claims (1)
- 化合物半導体基体の一主面上に液相エッチングおよび
気相エッチングのいずれにも耐性のある保護膜とこの保
護膜に積層させてホトレジスト膜を形成する工程と、前
記ホトレジスト膜をレジストパターンに形成する工程と
、前記レジストパターンをマスクにして前記保護膜に液
相エッチングによりサイドエッチングを施して前記レジ
ストパターンの開口よりも大なる面積の開口を形成し、
この開口内に前記化合物半導体基体を露出させる工程と
、前記レジストパターンをマスクに前記化合物半導体基
体に前記レジストパターンの開口と略同じ面積で気相エ
ッチングを施す工程と、前記保護膜をマスクにして再度
前記化合物半導体基体に液相エッチングを施す工程とを
具備したことを特徴とする化合物半導体電界効果トラン
ジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29059587A JPH01133374A (ja) | 1987-11-19 | 1987-11-19 | 化合物半導体電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29059587A JPH01133374A (ja) | 1987-11-19 | 1987-11-19 | 化合物半導体電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01133374A true JPH01133374A (ja) | 1989-05-25 |
Family
ID=17758042
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29059587A Pending JPH01133374A (ja) | 1987-11-19 | 1987-11-19 | 化合物半導体電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01133374A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07193090A (ja) * | 1993-12-27 | 1995-07-28 | Nec Corp | 半導体装置の製造方法 |
| US5534452A (en) * | 1994-10-11 | 1996-07-09 | Mitsubishi Denki Kabushiki Kaisha | Method for producing semiconductor device |
| US6232159B1 (en) | 1998-07-22 | 2001-05-15 | Matsushita Electric Industrial Co., Ltd. | Method for fabricating compound semiconductor device |
-
1987
- 1987-11-19 JP JP29059587A patent/JPH01133374A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07193090A (ja) * | 1993-12-27 | 1995-07-28 | Nec Corp | 半導体装置の製造方法 |
| US5534452A (en) * | 1994-10-11 | 1996-07-09 | Mitsubishi Denki Kabushiki Kaisha | Method for producing semiconductor device |
| US6232159B1 (en) | 1998-07-22 | 2001-05-15 | Matsushita Electric Industrial Co., Ltd. | Method for fabricating compound semiconductor device |
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